序列檢測(cè)器設(shè)計(jì)-modelsim-verilog-實(shí)驗(yàn)報(bào)告.docVIP

實(shí)驗(yàn)四-序列檢測(cè)一、實(shí)驗(yàn)?zāi)康模?.實(shí)驗(yàn)?zāi)康模和ㄟ^(guò)學(xué)習(xí)硬件編程語(yǔ)言，掌握一般時(shí)序邏輯分析的方法。2.學(xué)會(huì)使用Verilog語(yǔ)言編寫(xiě)實(shí)現(xiàn)任意序列檢測(cè)。3.學(xué)會(huì)使用Verilog編寫(xiě)測(cè)試文件testbech的方法并在Modelsim中實(shí)現(xiàn)時(shí)序仿真。二、實(shí)驗(yàn)設(shè)備1.PC機(jī)一臺(tái)2.Modelsim軟件三、實(shí)驗(yàn)內(nèi)容:序列檢測(cè)器是能夠與從二進(jìn)制碼流中檢測(cè)出一組特定序列的信號(hào)的時(shí)序電路。通過(guò)接受的序列號(hào)與檢測(cè)其預(yù)設(shè)值比較，當(dāng)檢測(cè)到輸入信號(hào)匹配時(shí)，輸出響應(yīng)的指示。設(shè)計(jì)序列檢測(cè)器，要求能夠識(shí)別序列“10010”。din為數(shù)字碼流的輸入，z是檢測(cè)標(biāo)記的輸出，高電平表示“發(fā)現(xiàn)指定序列”，低電平表示“沒(méi)有發(fā)現(xiàn)指定的序列”。檢測(cè)序列“10010”時(shí)序輸入與輸出示例如下：T1234567891011121314151617181920x00011001001000010010z00000000100100000001Table 1 - 序列檢測(cè)時(shí)序輸入與輸出示例1.打開(kāi)Modelsim軟件，切換目錄至常用位置，這里選擇D:seqdet。（注，在D:seqdet目錄下一保存有序列檢測(cè)文件seqdet.v和測(cè)試文件seqdet_tb.v,源程序在附錄里） 2.然后新建工程，F(xiàn)ile -New-Project,建立工程工程為seqdet，設(shè)置如下，并在接下來(lái)的步驟中添加序列檢測(cè)文件seqdet.v和測(cè)試文件seqdet_tb.v。 4.編譯文件編譯無(wú)誤后，進(jìn)行仿真5.文件仿真在彈出的窗口中選擇Design-work-seqdet_tb,默認(rèn)選中優(yōu)化選項(xiàng)。選擇OK6.添加信號(hào)到wave視圖中。在仿真狀態(tài)下，切換到左側(cè)導(dǎo)航窗口到object視圖下，添加信號(hào)T，clk，rst，x，z，q到wave窗口中，添加完成后如圖所示：7.運(yùn)行仿真至1000ns，波形圖顯示如圖所示：8.結(jié)果分析：對(duì)上述圖形分析如下，當(dāng)rst復(fù)位信號(hào)為高電平時(shí)，輸入使能，輸入的x序列為x:0001_1001_0010_0001_0010_1000。用藍(lán)色表示的為第一次檢測(cè)到匹配序列“10010”，黃色表示為第二次匹配序列，紫色表示為第三次匹配序列。z分別在這三處匹配時(shí)輸出高電平，其他為低電平，實(shí)現(xiàn)了序列檢測(cè)的功能。四，程序：源程序模塊seqdet.v ：module seqdet( input wire x, /信號(hào)輸入 input wire clk, /時(shí)鐘信號(hào) input wire rst, output wire z, output reg 4:0 q /序列輸出); wire 4:0 q_next; assign q_next =q3:0,x; assign z = (q_next= 5b10010) ? 1b1:1b0; always (posedge clk,negedge rst) if(!rst) q = 5d0; else q = q_next; endmodule 測(cè)試程序模塊seqdet_tb.vtimescale 1ns/1nsmodule seqdet_tb;localparam T =20; reg clk,rst;reg 23:0 data;wire z,x;wire 4:0 q; assign x = data23; initialbegin clk =0; rst =1; #2 rst =0; #30 rst =1; data =20b1100_1001_0000_1001_0100; #(T*1000) $stop;end always #T clk = clk; always (posedge clk) #2 data = data22:0,data23; seqdet U1( .x(x), .z(z), .clk(clk), .q(q), .rst(rst);endmodule五、實(shí)驗(yàn)總結(jié)：通過(guò)本次實(shí)驗(yàn)，對(duì)Verilog硬件描述語(yǔ)言有了進(jìn)一步認(rèn)識(shí)，學(xué)會(huì)編寫(xiě)verilog語(yǔ)