數(shù)字電子技術(shù)基礎(chǔ)答案.doc

學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考數(shù)字電子技術(shù)基礎(chǔ)答案第1章自測(cè)題1.1填空題1. 100011.11 00110101.01110101 11110.01 1E.42. 4 3. 4. 邏輯代數(shù) 卡諾圖5. 6.7. 代數(shù)法 卡諾圖 8. 11.2判斷題1. 2. 3. 1.3選擇題1.B 2.C 3.C1.4 1.5A BL0 010 101 001 111.6 1.7 習(xí)題1.1 當(dāng),到有1個(gè)不為0時(shí)，就可以被十進(jìn)制8整除1.2 (a)（b） (c) 1.3略1.4 (1) (2) (3) (4) 1.5 1.6 (1) (2) (3) (4) (5) 1.7 1.8(1) (2) (3) (有多個(gè)答案) (4) (5) (6) 1.9 (1) (2) (3) (4) 1.10 (1) (2) (3) (4) 1.11 1.12 (1) （多種答案） (2) (3) (4) (5) (6) （多種答案） (7) （多種答案）(8) （多種答案） (9) 1.13 略第2章自測(cè)題2.1 判斷題1. 2. 3. 4. 5. 6. 7. 8. 9. 102.2 選擇題1A B 2C D 3A 4B 5B 6A B D 7C 8A C D 9A C D 10.B 習(xí)題2.1解：2.2解：(a) 三極管處于放大狀態(tài)，。(b) 三極管處于飽和狀態(tài)，(c) 三極管處于截止?fàn)顟B(tài)，2.3解： ，取。2.4解： 取。2.5解：均為1.4V。2.6解： 2.7解：，可以在此范圍內(nèi)選取某一標(biāo)稱阻值，如選或。2.8解：(1)：1.4V ：0.3V (2) ：1.4V ：0.3V(3) ：0.3V ：3.6V2.9解：(1) ：3.6V, (2) ：1.4V, (3) ：0V, (4) ：1.4V, 2.10解：(a) (b) (c) (d) 2.11解：2.12 略2.13 略第3章自測(cè)題3.1判斷題1 2. 3. 4. 5. 6. 7. 83.2 選擇題1CD 2B 3C 4D 5ACD 6A 7E 8D 9C 10C11C 12D 13AB 14A 15AB3.3 填空題1 低電平2 修改邏輯設(shè)計(jì) 接入濾波電容 加選通脈沖習(xí)題3.1解:（1）輸出函數(shù)邏輯表達(dá)式為：（2） 列出真值表，略（3） 分析邏輯功能：當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路，稱為“不一致電路”。3.2 解: 輸出函數(shù)邏輯表達(dá)式為：（2）列出真值表，略（3）分析邏輯功能 ：該電路是函數(shù)發(fā)生器。3.3 解：（a）輸出函數(shù)邏輯表達(dá)式為：，邏輯功能：完成異或運(yùn)算的邏輯功能。（b）輸出函數(shù)邏輯表達(dá)式為：，邏輯功能：當(dāng)M=0時(shí)，Y=B；當(dāng)M=1時(shí)，Y=A。所以它的功能為：完成二選一數(shù)據(jù)選擇器。3.4 解:（1）列出該組合的真值表如表3-4。表3-4 習(xí)題3.4的真值表ABCDF00001000110010100110010010101001100011111000110010101001011111000110111110111111（2）利用卡諾圖化簡(jiǎn)并寫出F的與非-與非表達(dá)式,畫(huà)出邏輯電路圖。邏輯電路圖略。3.5 解: （a）Y=X2，2位二進(jìn)制數(shù)的平方最大是1001,輸出用4位二進(jìn)制數(shù)Y3Y0，真值表如表3.5所示。表3.5（a）Y=X2的真值表ABY3Y2Y1Y0000000010001100100111001根據(jù)真值表3.5（a），寫出最簡(jiǎn)表達(dá)式，并轉(zhuǎn)化為與非形式。 Y3= Y2= Y1=0 Y0=B邏輯電路圖略。(2) Y =X3 ，3位二進(jìn)制數(shù)的立方最大是(27)10用5位二進(jìn)制Y4Y0表示，真值表如表3.5（b）所示。表3.5（b）Y=X3的真值表ABY4Y3Y2Y1Y00000000010000110010001111011根據(jù)真值表3.5（b），寫出最簡(jiǎn)表達(dá)式，并轉(zhuǎn)化為與非形式，如下所示： Y4= Y3=A Y2=0 Y1= Y0=B實(shí)現(xiàn)邏輯電路略。3.6 解:首先將F1, F2, F3表示成最小項(xiàng)之和的形式,把二片2線4線譯碼器擴(kuò)展成3線8線譯碼器即可實(shí)現(xiàn)該多輸出函數(shù)。實(shí)現(xiàn)邏輯電路略。3.7解:(1) 邏輯電路圖略。(2)將二片3線8線譯碼器擴(kuò)展為4線16線譯碼器,實(shí)現(xiàn)F1,F2。邏輯電路圖略。3.8 解: (1)將要實(shí)現(xiàn)的函數(shù)轉(zhuǎn)換3變量的最小項(xiàng)的形式，這3個(gè)變量要與74151的3個(gè)地址端對(duì)應(yīng)，不妨取A、B、C這3個(gè)變量，整理后的式子為：將本題目要實(shí)現(xiàn)的組合邏輯函數(shù)與74151的輸出表達(dá)式進(jìn)行比較。輸入變量ABC將接至數(shù)據(jù)選擇器的輸入端A2A1A0；輸出變量接至數(shù)據(jù)選擇器的輸出端；將邏輯函數(shù)F的最小項(xiàng)表達(dá)式與74151的輸出表達(dá)式相比較，F(xiàn)式中沒(méi)有出現(xiàn)的最小項(xiàng)對(duì)應(yīng)的數(shù)據(jù)輸入端應(yīng)接0，即：D0=D3=D5=D6=0；D1=D2=D4=D7=1。邏輯電路圖略。(2) 將要實(shí)現(xiàn)的函數(shù)轉(zhuǎn)換3變量的最小項(xiàng)的形式，這3個(gè)變量要與74151的3個(gè)地址端對(duì)應(yīng)，不妨取A、B、C這3個(gè)變量，整理后的式子為：將本題目要實(shí)現(xiàn)的組合邏輯函數(shù)與74151的輸出表達(dá)式進(jìn)行比較。即可得到如下式子。 邏輯電路圖略。(3) 將要實(shí)現(xiàn)的函數(shù)轉(zhuǎn)換3變量的最小項(xiàng)的形式，這3個(gè)變量要與74151的3個(gè)地址端對(duì)應(yīng)，不妨取A、B、C這3個(gè)變量，整理后的式子與74151的輸出表達(dá)式進(jìn)行比較。即可得到如下式子，畫(huà)出連接電路圖如圖3.8(c)所示。邏輯電路圖略。3.9解：（1）當(dāng)T=0時(shí)，ABCD作為4變量的最小項(xiàng)可知：F=m(8,9,10,11)+ d(12,13,14,15)當(dāng)T=1時(shí)，ABCD作為4變量的最小項(xiàng)可知：F=m(2,3，4，5)+ d(12,13,14,15)利用卡諾圖化簡(jiǎn)可得表達(dá)式：邏輯電路圖略。（2）將要實(shí)現(xiàn)的函數(shù)轉(zhuǎn)換3變量的最小項(xiàng)的形式，這3個(gè)變量要與74151的3個(gè)地址端對(duì)應(yīng)，不妨取A、B、C這3個(gè)變量，整理后的式子與74151的輸出表達(dá)式進(jìn)行比較。即可得到如下式子： 邏輯電路圖略。3.10解:根據(jù)數(shù)據(jù)選擇器的功能,寫出其函數(shù)式:3.11 解：列出真值表如表3.11所示，其中A、B、C三個(gè)變量表示三個(gè)人，Y表示提議是否通過(guò)；表3.11 ABCY00000010010001111000101111011111（1）寫出最簡(jiǎn)表達(dá)式： 邏輯電路圖略。（2）寫出最小項(xiàng)的表達(dá)式：Y=m3+m5+m6+m7=邏輯電路圖略。3.12 解： 表3.12DCBAY3Y2Y1Y000110000010000010101001001100011011101001000010110010110101001111011100011001001（1）利用卡諾圖化簡(jiǎn)，寫出輸出的最簡(jiǎn)表達(dá)式： 邏輯電路圖略。（2）根據(jù)真值表可得：Y3Y2Y1Y0=DCBA-0011 可用74283表示減法運(yùn)算，Y3Y2Y1Y0=DCBA-0011= DCBA+1100+1。邏輯電路圖略。3.13 解：根據(jù)真值表寫出表達(dá)式： 把上式表示成G1G0A這三個(gè)變量的最小項(xiàng)的形式，即可得到如下的式子：上式和8選一數(shù)據(jù)選擇器的標(biāo)準(zhǔn)式子相比較，可以得到 邏輯電路圖略。3.14解：這實(shí)際是利用數(shù)據(jù)選擇器的使能端將若干片4選1擴(kuò)展為20選1。 20選1的地址變量為5個(gè),故高3位作為譯碼器的變量輸入,譯碼器的輸出作為4選1的選片信號(hào)，低2位作為4選1的地址變量。根據(jù)以上原理用5片4選1和3線8線譯碼器及或門組成20選1。圖 3.14 3.15解:圖3.153.16 解：該電路完成兩個(gè)3位二進(jìn)制數(shù)是否相同比較功能的電路。3.17 解：將電路分成三個(gè)功能塊：加法運(yùn)算電路及比較器、譯碼電路、顯示電路；分析各個(gè)功能塊的邏輯功能：加法器的輸出是A3A0與B3B0的和；比較器完成的是當(dāng)加法器輸出的和小于1010時(shí)，比較電路的輸出YAB=1。7448是BCD七段顯示譯碼器，輸出是高電平有效，可以直接驅(qū)動(dòng)七段共陽(yáng)極數(shù)碼管。顯示電路顯示十進(jìn)制09。由上述分析可知，該電路實(shí)現(xiàn)1位十進(jìn)制加法器，數(shù)碼管可以顯示相加結(jié)果。當(dāng)相加的結(jié)果大于1001時(shí)，數(shù)碼管不顯示。3.18解：該電路是一個(gè)檢測(cè)8421BCD碼并將其進(jìn)行四舍五入的電路。3.19解： 根據(jù)提示和提議，列出真值表如表3.19所示。用F表示輸出變量，并設(shè)F=1代表“可輸血”；F=0代表“不可輸血”。 表3.19ABCDF00001000110010100111010000101101100011101000010011101011011011000110111110011111 根據(jù)真值表，寫出A、B、C三變量的最小項(xiàng)的形式：用74151來(lái)實(shí)現(xiàn)，則可得到：圖略。3.20 解：構(gòu)成32地址譯碼系統(tǒng)需要用4片74LS138譯碼器。32地址對(duì)應(yīng)5位二進(jìn)制地址碼A4A3A2A1A0，低三位地址A2A1A0為每一片譯碼器提供8個(gè)低位地址，高位地址A4A3作為譯碼器的使能信號(hào)。3.21 解：分析：在使能條件下74138的每一個(gè)輸出都是對(duì)應(yīng)最小項(xiàng)的非，在使能條件下74151的輸出是對(duì)應(yīng)輸入數(shù)據(jù)。因此將控制變量C2C1C0數(shù)據(jù)選擇器的數(shù)據(jù)選擇信號(hào)，則輸入數(shù)據(jù)為輸出函數(shù)，這些函數(shù)由三線/八線譯碼器經(jīng)與非門組合提供。根據(jù)題意，得到74151各個(gè)數(shù)據(jù)輸入端的值為：D0=0，D1=ABC=，D2=A+B+C=，D3=，D4=, D5=，D6= AB+AC+BC=，D7=1。得邏輯圖如圖3.21所示。 圖3.213.22解:(1) 兩個(gè)卡諾圈相切,當(dāng)A=1,C=1時(shí),F=B+ ,可能出現(xiàn)“0”冒險(xiǎn)。將F變換為F=AB+AC+AC增加冗余項(xiàng)AC后消除了上述冒險(xiǎn)。(2) F=A當(dāng)A=1,B=0時(shí)F=+C會(huì)出現(xiàn)“0”冒險(xiǎn) （a） (b) 消除方法增加冗余項(xiàng)A F=A 無(wú)冒險(xiǎn)。(3)F=AB當(dāng)AB由01跳變到10時(shí),由于門延遲不同可能會(huì)出現(xiàn)以下冒險(xiǎn): ( c)AB 011110F 101AB 010010 F 101 消除方法在輸出端加采樣電路,避開(kāi)冒險(xiǎn)(4)F=(d)當(dāng)ABC取111時(shí)F= = 會(huì)產(chǎn)生“1”冒險(xiǎn)消除方法增加冗余項(xiàng)=ACD+B+ABCF= = =0,消除“1”冒險(xiǎn)(5)F=(+C)(A+C)(e)當(dāng)C=0時(shí)，會(huì)產(chǎn)生“1”冒險(xiǎn)。消除方法：根據(jù)卡諾圖重新化簡(jiǎn)。F=C，則無(wú)冒險(xiǎn)。第4章自測(cè)題4.1 判斷題1.2.3.4.5.6.7.8.9.11.4.2 選擇題1 A 2C 3B 4 B 5 B 6 A 7 B 8 BC 9 C 10 D 11B，C 12C 13 C 14D 15B 16B 17 ABC 18 ABD 19 BCD 4.3 填空題1. RS、D、JK、T、T 2. 基本、同步、主從、邊沿 3. 特性表、狀態(tài)轉(zhuǎn)換圖、特性方程、波形圖 4. S=0、R=0 5. 2、Q=1、Q=0，Q 6. 空翻、邊沿觸發(fā)器7. 0、1 8. 保持 9.主從、邊沿 10. 控制電路11.高 12. 、置0、置1、保持、翻轉(zhuǎn).習(xí)題4.14.24.34.44.54.6(b)4.7略4.84.9解：，4.10解：，4.11解：寫出電路的輸出方程 列狀態(tài)轉(zhuǎn)換表如下XZ00000100101011114.12 畫(huà)出此觸發(fā)器的狀態(tài)轉(zhuǎn)換圖。第5章自測(cè)題5.1 選擇題ADCDB，ABBBD，DABBA，C5.2 判斷題，5.3 填空題 1 數(shù)碼，移位 2 組合，時(shí)序 3 4個(gè) 4 同步，異步習(xí)題5.1 （1）需要四個(gè)移位脈沖（2）此移位寄存器為右移寄存器（3），完成該操作需要204=80us的時(shí)間。5.2 此電路為能自啟動(dòng)的異步五進(jìn)制計(jì)數(shù)器。5.3 此電路為能自啟動(dòng)同步五進(jìn)制計(jì)數(shù)器。5.4 （1）計(jì)數(shù)器最高位觸發(fā)器的輸出脈沖頻率為（2）需要用10個(gè)觸發(fā)器構(gòu)成。5.5 此電路為一能自啟動(dòng)的同步五進(jìn)制計(jì)數(shù)器。5.6 計(jì)數(shù)器有六個(gè)獨(dú)立狀態(tài)，狀態(tài)轉(zhuǎn)換圖如圖T5-6所示。圖T5-65.7可以用下降沿觸發(fā)的JK觸發(fā)器構(gòu)成的一個(gè)三進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)。輸出方程和驅(qū)動(dòng)方程為 能自啟動(dòng)。邏輯圖略5.8 輸出方程及驅(qū)動(dòng)方程。 ， ， ， 能夠自啟動(dòng)。電路圖略5.9輸出方程，驅(qū)動(dòng)方程 ， ， ，電路能夠自啟動(dòng)。邏輯圖略。5.10 （1）按照給定的狀態(tài)轉(zhuǎn)換圖畫(huà)出次態(tài)卡諾圖如圖T5-10（a）所示，求出、狀態(tài)方程，選用D觸發(fā)器，即得到驅(qū)動(dòng)方程。（a）圖T5-10（a）、的卡諾圖分別如圖T5-10（b）（c）（d）所示。（b）（c）（d）圖T5-10（b）（c）（d）合并1得到（2）檢查自啟動(dòng)能力將M=0時(shí)，=000、111代入狀態(tài)方程，得到=111、000。將M=1時(shí)，=000、111代入狀態(tài)方程，得到=111、000。因此電路不能自啟動(dòng)。（3）改圈的卡諾圖即可使電路由不能自啟動(dòng)變?yōu)樽詥?dòng)，的卡諾圖如圖T5-10（e）。圖T5-10（e）得到（4）畫(huà)出電路圖電路圖略。5.11 （1）狀態(tài)轉(zhuǎn)換如圖T5-11（a）所示：圖T5-11（a）（2）選下降沿觸發(fā)的JK觸發(fā)器。求出輸出方程和驅(qū)動(dòng)方程圖T5-11（b）（3）檢查自啟動(dòng) 能自啟動(dòng)（4）畫(huà)出邏輯圖5.12 （a）八進(jìn)制計(jì)數(shù)器（b）七進(jìn)制計(jì)數(shù)器5.13 CT74290（）為九進(jìn)制計(jì)數(shù)器，CT74290（）為六進(jìn)制計(jì)數(shù)器，因此此電路為9*6=54進(jìn)制計(jì)數(shù)器。5.14 該圖為六進(jìn)制計(jì)數(shù)器。5.15 解法一：；40=10*4 電路如圖T5-15（a）所示。圖T5-15（a）解法二：40=5*8 電路如圖T5-15（b）所示。 圖T5-15（b）5.16解：用CT74290構(gòu)成8421BCD碼的24進(jìn)制計(jì)數(shù)器如圖T5-16所示。 圖T5-165.17 方案一：電路如圖T5-17(a)所示。圖T5-17(a)方案二：電路如圖T5-17(b)所示。圖T5-17(b)5.18 CT74160為帶同步預(yù)置端的十進(jìn)制加法計(jì)數(shù)器，由圖可知，當(dāng)CO=1時(shí)，；而T1147為二十進(jìn)制優(yōu)先權(quán)編碼器，當(dāng)時(shí)，同時(shí)其余輸入端為1時(shí)，此時(shí)CT160為九進(jìn)制計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換圖如圖T5-18所示. 圖T5-18Z的頻率fz是CP頻率fcp的1/9。用此方法分析可得下表：接低電平的輸入端000100100011010001010110011110001001fzfcp1/91/81/71/61/51/41/31/20fz0.111f00.125f00.143f00.167f00.2f00.25f00.333f00.5f00f05-19 波形圖如圖T5-19所示。圖T5-195.20 CT161（）為九進(jìn)制計(jì)數(shù)器，CT74161（）為四進(jìn)制計(jì)數(shù)器 5.21 可采用多種方法構(gòu)成圖T5-21.圖T5-215.22 方案一，采用反饋歸零法，（100）D=（11000100）B，如圖T5-22（a）所示。圖T5-22（a）方案二，采用級(jí)連法100=1010，如圖T5-22（b）圖T5-22（b）5.23 96KHz60=1600=161010其中方案之一如圖T5-23所示。.圖T5-235-24 （1） 該計(jì)數(shù)器為六進(jìn)制計(jì)數(shù)器。狀態(tài)轉(zhuǎn)換圖如圖T5-24a所示。圖T5-24a（2）由狀態(tài)轉(zhuǎn)換圖可以得到次態(tài)卡諾圖如圖5-24b。圖5-24b（3）選用JK觸發(fā)器，由次態(tài)卡諾圖得到電路的狀態(tài)方程和驅(qū)動(dòng)方程。（4）檢查自啟動(dòng)能力將110和111代入電路的狀態(tài)方程得到次態(tài)分別為011和001，因此電路能自啟動(dòng)。（5）根據(jù)驅(qū)動(dòng)方程畫(huà)出電路圖。電路圖略。5.25 （1）CT4194清零后，S1S0=01，處于右移工作狀態(tài)，為五進(jìn)制計(jì)數(shù)器，圖b為七進(jìn)制計(jì)數(shù)器。（2） T4194構(gòu)成扭環(huán)形計(jì)數(shù)器時(shí)，從 、 、取反饋分別構(gòu)成2、4、6、8分頻（即M=2n）。如果將兩個(gè)相鄰觸發(fā)器輸出端加到與非門輸入端共同作為反饋信號(hào)來(lái)說(shuō)，就可使計(jì)數(shù)器的模M由2n變?yōu)?n-1.5.26 （a）（b）T5-265.27 由表T5-27可知，此電路每隔八個(gè)CP脈沖循環(huán)一次，所以應(yīng)設(shè)計(jì)一個(gè)八進(jìn)制計(jì)數(shù)器。用CT74290利用反饋歸零法實(shí)現(xiàn)八進(jìn)制計(jì)數(shù)器 ，然后再對(duì)計(jì)數(shù)器的輸出進(jìn)行譯碼，從而實(shí)現(xiàn)需要的輸出。（1）譯碼真值表如表T5-27b。表T5-27b 00000001001000110100010101100111000100010001111001010100（2）寫出邏輯函數(shù)表達(dá)式由真值表可得輸出表達(dá)式：A（紅）=B（綠）=C（黃）=（3）化簡(jiǎn)利用約束項(xiàng)并用卡諾圖化簡(jiǎn)得：A（紅）=B（綠）=C（黃）=（4）電路圖略 第6章自測(cè)題6.1判斷題1.，2.，3.，4.，5.，6.，7.，8.6.2 選擇題1.BC 2.B 3.C 4.AB 5.B 6.B 7.B 8.D 9.C 10.D 11.B 12.D6.3填空題 1.TTL、COMS 2.滯后，回差、輸出脈沖寬度 3.多諧振蕩器，施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器 4 石英晶體振蕩器、暫穩(wěn)態(tài)習(xí)題6.1 略6.2 略6.36.46.5 略6.6解：（1）555組成的單穩(wěn)態(tài)觸發(fā)器。（2）uI、uO波形如圖所示。輸出脈沖寬度由下式求得：TW=RCln3=1001033.310-61.1=363（ms）6.7此電路屬于施密特觸發(fā)器形式。正常工作時(shí)，光電管導(dǎo)通，施密特觸發(fā)器輸入為高電平，OUT=“0”。一但出現(xiàn)斷線故障，光電管截止，施密特觸發(fā)器輸入變?yōu)榈碗娖剑琌UT=“1”，繼電器使開(kāi)關(guān)閉合，DL報(bào)警。6.8解（1）（ 2 ）增大 R 3（ 3 ）電路中電容 C2 起濾波作用，電容 C3 起隔直、通交流的作用。6.9解：（1）多諧振蕩器（2）當(dāng)細(xì)銅絲不斷時(shí)，555 定時(shí)器的RD 置成低電平，使Q 輸出始終為低電平，喇叭不響。當(dāng)細(xì)銅絲拉斷時(shí)，555 定時(shí)器的RD 置成高電平，Q輸出方波信號(hào)，喇叭發(fā)出報(bào)警聲。6.10解：（1）計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖為：為三進(jìn)制計(jì)數(shù)器。（2）TW=0.7RextCext=0.7501030.0210-6=0.7ms（3）第7章自測(cè)題7.1 判斷題1. 2. 3. 4. 5. 6. 7. 8. 9. 10.7.2 選擇題1.BD 2.D 3.C 4.C 5.C 6.C 7.A 8.D 9.B 10.A 11.D 12.C 13.A 14.ACD 15.B7.3 填空題1. 存儲(chǔ)容量 存取時(shí)間 2電容，暫時(shí)存儲(chǔ)信息，地址譯碼器，讀/寫控制，存儲(chǔ)矩陣3掩膜ROM、可編程ROM、可擦除可編程ROM習(xí)題7.1解:把上述式子轉(zhuǎn)化成最小項(xiàng)的形式：7.2解:把上述式子轉(zhuǎn)化成最小項(xiàng)的形式：7.3 解：用1KB1位的RAM擴(kuò)展成1KB4位的存儲(chǔ)器，需用4片如圖11-16所示的RAM芯片，接線圖為：I/O0I/O10241R/W CS A9A0I/O1I/O10241R/W CS A9A0I/O2I/O10241R/W CS A9A0I/O3I/O10241R/W CS A9A0A0R/W A9CS7.4 7.5略。第8章自 測(cè) 題8.1 解：可編程邏輯器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA?？删幊踢壿嬈骷强捎捎脩艟幊?、配置的一類邏輯器件的泛稱?？删幊踢壿嬈骷?shí)際上是一種將不具有特定邏輯功能的基本邏輯單元集成的通用大規(guī)模集成電路，用戶可以根據(jù)需要對(duì)其編程，進(jìn)而實(shí)現(xiàn)所需的邏輯功能。8.2 解：PAL相對(duì)于PROM而言，使用更靈活，且易于完成多種邏輯功能，同時(shí)又比PLA工藝簡(jiǎn)單，易于實(shí)現(xiàn)。它采用雙極型工藝制作，熔絲編程方式，工作速度較高。它由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。通過(guò)對(duì)與邏輯陣列編程，可以獲得不同形式的組合邏輯函數(shù)。另外，在有些型號(hào)的PAL器件中，輸出電路中設(shè)置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種PAL器件還可以很方便地構(gòu)成各種時(shí)序邏輯電路。PAL器件的輸出電路結(jié)構(gòu)有：專用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)、運(yùn)算選通反饋結(jié)構(gòu)等五種類型。8.3 解：PAL采用雙極型工藝制作，熔絲編程方式，工作速度較高。它由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。通過(guò)對(duì)與邏輯陣列編程，可以獲得不同形式的組合邏輯函數(shù)。另外，在有些型號(hào)的PAL器件中，輸出電路中設(shè)置有觸發(fā)器和從觸發(fā)器輸出到與邏輯陣列的反饋線，利用這種PAL器件還可以很方便地構(gòu)成各種時(shí)序邏輯電路。GAL是在PAL的基礎(chǔ)上發(fā)展起來(lái)的，它繼承了PAL的與-或陣列結(jié)構(gòu)，不同的是它采用了電擦除可編程的E2CMOS工藝制作，有電擦寫反復(fù)編程的特性。GAL器件具有靈活的輸出結(jié)構(gòu)，它的輸出端設(shè)置了可編程的輸出邏輯宏單元(OLMC, Output Logic Macro Cell)，通過(guò)編程可以將OLMC設(shè)置成不同的輸出方式，具有很強(qiáng)的通用性。8.4 解：GAL采用了電擦除可編程的E2CMOS工藝制作，有電擦寫反復(fù)編程的特性。GAL的輸出邏輯宏單元能實(shí)現(xiàn)專用輸入、專用組合、輸出反饋組合、輸出時(shí)序電路組合輸出、寄存器輸出等邏輯功能。8.5 解： 結(jié)構(gòu)差異。CPLD大多是基于乘積項(xiàng)(Product-Term)技術(shù)和E2PROM(或Flash)工藝的；FPGA一般是基于查找表(LUT)技術(shù)和SRAM工藝的。 延遲可預(yù)測(cè)能力。CPLD的布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的；FPGA的布線結(jié)構(gòu)導(dǎo)致了傳輸延遲是不相等的、不可預(yù)測(cè)的，這會(huì)給設(shè)計(jì)工作帶來(lái)麻煩，也限制了器件的工作速度。 適合場(chǎng)所。雖然CPLD和FPGA的集成度都可達(dá)到數(shù)十萬(wàn)門，但相比較而言，CPLD更適合于完成各類算法和組合邏輯；而FPGA則更適合于完成時(shí)序較多的邏輯電路。換句話說(shuō)，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E2PROM或Flash技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單；而FPGA的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜，且FPGA的編程數(shù)據(jù)存放在EPROM中，讀出并送到FPGA的SRAM中，不利于保密?；赟RAM編程的FPGA在系統(tǒng)斷電時(shí)編程信息會(huì)隨之丟失，因此每次開(kāi)始工作時(shí)都要重新裝載編程數(shù)據(jù)。 在編程上，F(xiàn)PGA比CPLD具有更大的靈活性。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程；FPGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程。FPGA在邏輯門下編程；而CPLD在邏輯塊下編程。 一般情況下，CPLD的功耗要比FPGA的大，且集成度越高越明顯。習(xí) 題8.1 解：可編程邏輯器件的發(fā)展經(jīng)歷了以下過(guò)程：PROMPLAPALGALCPLDFPGA。第7章講述的PROM就是一種PLD器件，PROM之后產(chǎn)生了可編程邏輯陣列(PLA, Programmable Logic Array)、可編程陣列邏輯(PAL, Programmable Array Logic)、通用陣列邏輯(GAL, Generic Array Logic)、復(fù)雜可編程邏輯器件(CPLD, Complex Programmable Logic Device)和現(xiàn)場(chǎng)可編程門陣列(FPGA, Field Programmable Gate Array)等幾種類型。8.2 解：8.3 解：在結(jié)構(gòu)上，它包括宏單元(Macrocell)、邏輯陣列塊(