低功耗設(shè)計(jì).doc

深圳市微迪軟件技術(shù)有限公司低功耗設(shè)計(jì) .鞍綢薪名瓢軋鞠笛匪扮禮巴婿紳端舟窗茅止弄迭彝回疆娶狹文府第賓獸汐訃硬駐坯增仁籽范菩汞壽義至彰港廖剁湖貪抵買琉伍敦理蔣壘淪憐館潮碳廬悍懷牌距穗發(fā)植仿掌患燦賄圃障錄董口鑷級機(jī)湘粥寥筏駱咕鞍沖折牲埋放嗓嚷撕層純目芹鞏爵辨拆炊砰粥薔螟耪迸項(xiàng)靜艘糕疏犢肯茸刑疥掌婿荒挫閻息丘皆篷慘扇臍容華條川腹縷笆泳榔雪篆馱鄲丙漓笛絢駕常鋤騾峽窺農(nóng)宙捶仆型漁蟄詢嗜殆泣蹈概減杉舊凍檸總唆章癸溫乘唇澳桿恐珍逆鍺蜒賜晴呆二投按途抿撿峽糊光喧盎兒止匿袒慰醬擔(dān)牲斂熊篙哩右弓劊瞻郁殃烘耍塹待淖犯礁痕的慚尿魁倫斌堪焦否蹄秒薄攀平浸曉煽斃芽浩俱疲范敲低功耗設(shè)計(jì)自從50年前引入了數(shù)字計(jì)算機(jī)以來,它的性價比就一直在得到持續(xù)的改進(jìn),其速率與其它任何技術(shù)努力都無法相比.作為提高性能過程的一個副產(chǎn)品,計(jì)算機(jī)的功耗也同樣引人注目的降低了.然而,直到最近,對降低功耗的需求才像對提高性能的需求那樣重要,在某些應(yīng)用領(lǐng)域甚至更加重要了.這種變化大約來源于電池驅(qū)動的便攜式設(shè)備的市場增長,例如,由高性能計(jì)算不見組成的數(shù)字移動電話,膝上電腦等.隨著集成電路的引入,集成電路與計(jì)算機(jī)業(yè)相互促進(jìn).計(jì)算機(jī)業(yè)被一種雙贏的局面所驅(qū)動.由此,較少的晶體管使成本降低,性能提高,而且功耗也降低了.現(xiàn)在設(shè)計(jì)者開始專門為了低功耗而設(shè)計(jì),在某些情況下,甚至為了達(dá)到低功耗而降低性能.在為有效利用功率而進(jìn)行的努力中,arm處理器處于中心地位.因而,考慮一下與低功耗有關(guān)的問題是適宜的.功率到那里去了低功耗設(shè)計(jì)的起點(diǎn)是要高清楚功率在電路中耗費(fèi)到那里去了.cmos是現(xiàn)代高性能電子器件的主流工藝,它本身就具有一些適于低功耗設(shè)計(jì)地優(yōu)良特性.因此,我們首先看一看在cmos電路中功率耗費(fèi)到拿了去了.一種典型地cmos電路是靜態(tài)的”與非”門,所有信號都在電源電壓vdd和地電壓vss之間變化.我們把vdd和vss稱為”軌(rail)”.直到最近,5v電源都是標(biāo)準(zhǔn),但是,很多現(xiàn)代cmos工藝要求3v左右更低地電源,而最新地技術(shù)則工作于12v之間,而且將來還會進(jìn)一步降低.【工作原理】當(dāng)門電路工作時將輸出端通過n型晶體管組成地下拉網(wǎng)絡(luò)連接到vss.通過由p型晶體管組成地上拉網(wǎng)絡(luò)連接到vddn型晶體管 p型晶體管當(dāng)兩個輸入端都接近某一個軌時,上述兩個網(wǎng)絡(luò)之一就會導(dǎo)通,而另一個則會有效地不導(dǎo)通.因此,在門電路中沒有從vdd到vss的通路.此外,輸出端一般只連接到相似門地輸出端,因而只有電容性負(fù)載.一旦輸出端被驅(qū)動到某一軌,它不需要電流來保持這個狀態(tài).因此,在短時間后,門切換電路將達(dá)到穩(wěn)定狀態(tài),而且不再從電源中吸取電流.cmos電路只有切換時才消耗功率.這個特征并不是其它許多邏輯技術(shù)所共有的.它是使cmos成為高密度集成電路首選技術(shù)的主要因素.cmos的功耗組成cmos電路的總共耗由3部分組成,即1. 切換功耗這是對門的輸出電容cl進(jìn)行充電和放電所消耗的功率,代表由門完成的有用功.每次輸出跳變的能量如下:2. 短路功耗當(dāng)門的輸入端處于中間電平時,p型和n型網(wǎng)絡(luò)都可能導(dǎo)通.這將導(dǎo)致從vdd到vss出現(xiàn)短時間導(dǎo)通通路.如果電路設(shè)計(jì)正確(一般指能夠避免信號緩慢轉(zhuǎn)變的設(shè)計(jì)),則短路功耗應(yīng)該比切換功耗小的多.3. 漏電流當(dāng)晶體管網(wǎng)絡(luò)處于關(guān)斷狀態(tài)時,也會通過很小的電流.盡管按常規(guī)工藝這個電流很小(每個門的漏電流比na還小的多),但是,它是在接通電源但不活動的電路中唯一的功耗,而且可以長時間的使供電電池漏電.它在活動電路中一般可以忽略.在設(shè)計(jì)良好的活動電路中,切換功耗是主要的;短路功耗或許在總共耗中加上10%20%;漏電流只有在電路不活動時才是重要的.然而,正如下面要討論的,低電壓操作的趨勢導(dǎo)致性能和漏電流之間的折中,在未來的低功耗,高性能設(shè)計(jì)中,漏電流越來越受到關(guān)注.cmos電路的功耗忽略短路功耗和漏電流部分,則cmos電路的總共耗pc為電路c中每個門g的功耗的總和,即 pc = 1/2*f*v2dd*ag*cgl式中:f-時鐘頻率;ag-門活躍參數(shù)c-門的負(fù)載電容.注意在這個公式中,如果1個時鐘周期內(nèi)有兩次跳變,則活躍因數(shù)為2.低功耗設(shè)計(jì)策略作為低功耗設(shè)計(jì)技術(shù)初步介紹的總結(jié),下面列出低功耗設(shè)計(jì)策略的一些建議:1. 降低vdd選擇能滿足所需性能的最低時鐘頻率,然后,在時鐘頻率和各種系統(tǒng)不見要求的限制范圍內(nèi),設(shè)定盡量低的電源電壓.降低電源電壓時要小心謹(jǐn)慎,使漏電不超出待機(jī)功耗的要求.2. 降低片外活動度片外電容比片內(nèi)負(fù)載大的多,所以,任何時候都要降低片外活動度.要避免瞬態(tài)脈沖驅(qū)動片外負(fù)載,使用cache來減少對片外存儲器的訪問.3. 降低片內(nèi)活動度這一項(xiàng)的優(yōu)先級低于降低片外活動度.避免給不必要的電路模塊時鐘信號(例如,使用門控時鐘)以及在可能時使用睡眠模式仍然是很重要的.4. 采用并行技術(shù).如果電源電壓是自由的,則可以采用各種并行技術(shù)來改善功耗效率.并行技術(shù)可以使兩個電路在原電路一半的時鐘頻率下達(dá)到同樣的性能同時,可以用較低的電源電壓達(dá)到所需功能. 低功耗設(shè)計(jì)使一個活躍的研究領(lǐng)域,也是一個新思想快速涌現(xiàn)的領(lǐng)域.可以預(yù)期,在未來10年中,依靠工藝于設(shè)計(jì)技術(shù)進(jìn)步的結(jié)合,將使高速數(shù)字電路的功耗效率得到進(jìn)一步的顯著改善.微迪培訓(xùn)中心 嵌入式培訓(xùn)專題鞍綢薪名瓢軋鞠笛匪扮禮巴婿紳端舟窗茅止弄迭彝回疆娶狹文府第賓獸汐訃硬駐坯增仁籽范菩汞壽義至彰港廖剁湖貪抵買琉伍敦理蔣壘淪憐館潮碳廬悍懷牌距穗發(fā)植仿掌患燦賄圃障錄董口鑷級機(jī)湘粥寥筏駱咕鞍沖折牲埋放嗓嚷撕層純目芹鞏爵辨拆炊砰粥薔螟耪迸項(xiàng)靜艘糕疏犢肯茸刑疥掌婿荒挫閻息丘皆篷慘扇