第二章集成電路物理基礎(chǔ)

集成電路物理基礎(chǔ)一、半導(dǎo)體的導(dǎo)電性

1、本征半導(dǎo)體和雜質(zhì)半導(dǎo)體

2、電子共有化運(yùn)動(dòng)和能帶

3、PN結(jié)的形成

4、半導(dǎo)體二極管的特性

5、晶體管的特性二、集成電路設(shè)計(jì)原理

1、集成電路系統(tǒng)設(shè)計(jì)方法

2、集成電路設(shè)計(jì)流程

3、版圖設(shè)計(jì)概述

4、制版和光刻工藝一、半導(dǎo)體的導(dǎo)電性什么是半導(dǎo)體？按固體的導(dǎo)電能力區(qū)分，可以區(qū)分為導(dǎo)體、半導(dǎo)體和絕緣體.表2.1導(dǎo)體、半導(dǎo)體和絕緣體的電阻率范圍材料導(dǎo)體半導(dǎo)體絕緣體電阻率ρ(Ωcm)＜10-310-3～109＞109半導(dǎo)體的一些重要特性，主要包括：溫度升高使半導(dǎo)體導(dǎo)電能力增強(qiáng)，電阻率下降.

如室溫附近的純硅(Si)，溫度每增加8℃，電阻率相應(yīng)地降低50%左右.微量雜質(zhì)含量可以顯著改變半導(dǎo)體的導(dǎo)電能力.

以純硅中每100萬個(gè)硅原子摻進(jìn)一個(gè)Ⅴ族雜質(zhì)（比如磷）為例，這時(shí)硅的純度仍高達(dá)99.9999%，但電阻率在室溫下卻由大約214,000Ωcm降至0.2Ωcm以下.適當(dāng)波長的光照可以改變半導(dǎo)體的導(dǎo)電能力.

如在絕緣襯底上制備的硫化鎘(CdS)薄膜，無光照時(shí)的暗電阻為幾十MΩ，當(dāng)受光照后電阻值可以下降為幾十KΩ.此外，半導(dǎo)體的導(dǎo)電能力還隨電場、磁場等的作用而改變.半導(dǎo)體的晶體結(jié)構(gòu)一、晶體的基本知識(shí)長期以來將固體分為：晶體和非晶體。晶體的基本特點(diǎn)：具有一定的外形和固定的熔點(diǎn)，組成晶體的原子（或離子）在較大的范圍內(nèi)（至少是微米量級(jí)）是按一定的方式有規(guī)則的排列而成——長程有序。（如Si，Ge，GaAs）晶體又可分為：單晶和多晶。單晶：指整個(gè)晶體主要由原子(或離子)的一種規(guī)則排列方式所貫穿。常用的半導(dǎo)體材料鍺(Ge)、硅(Si)、砷化鎵(GaAs)都是單晶。多晶：是由大量的微小單晶體（晶粒）隨機(jī)堆積成的整塊材料，如各種金屬材料和電子陶瓷材料。

非晶（體）的基本特點(diǎn)：

無規(guī)則的外形和固定的熔點(diǎn)，內(nèi)部結(jié)構(gòu)也不存在長程有序，但在若干原子間距內(nèi)的較小范圍內(nèi)存在結(jié)構(gòu)上的有序排列——短程有序。（如非晶硅：a-Si）

圖2.1非晶、多晶和單晶示意圖2.1.1本征半導(dǎo)體和雜質(zhì)半導(dǎo)體一、本征半導(dǎo)體和本征激發(fā)本征半導(dǎo)體：純凈的、不含任何雜質(zhì)和缺陷的半導(dǎo)體稱為本征半導(dǎo)體。本征半導(dǎo)體一般是指導(dǎo)電主要由材料的本征激發(fā)決定的純凈半導(dǎo)體。本征激發(fā)：共價(jià)鍵上的電子激發(fā)成為準(zhǔn)自由電子，也就是價(jià)帶電子激發(fā)成為導(dǎo)帶電子的過程。本征激發(fā)的特點(diǎn)：成對(duì)的產(chǎn)生導(dǎo)帶電子和價(jià)帶空穴。對(duì)于單晶Si或Ge，它們分別由同一種原子組成，通過二個(gè)原子間共有一對(duì)自旋相反配對(duì)的價(jià)電子把原子結(jié)合成晶體。這種依靠共有自旋相反配對(duì)的價(jià)電子所形成的原子間的結(jié)合力，稱為共價(jià)鍵。由共價(jià)鍵結(jié)合而成的晶體稱為共價(jià)晶體。Si、Ge都是典型的共價(jià)晶體。弗侖克爾缺陷：一定溫度下，格點(diǎn)原子在平衡位置附近振動(dòng)，其中某些原子能夠獲得較大的熱運(yùn)動(dòng)能量，克服周圍原子化學(xué)鍵束縛而擠入晶體原子間的空隙位置，形成間隙原子，原先所處的位置相應(yīng)成為空位。這種間隙原子和空位成對(duì)出現(xiàn)的缺陷稱為弗侖克爾缺陷。肖特基缺陷：由于原子擠入間隙位置需要較大的能量，所以常常是表面附近的原子A和B依靠熱運(yùn)動(dòng)能量運(yùn)動(dòng)到外面新的一層格點(diǎn)位置上，而A和B處的空位由晶體內(nèi)部原子逐次填充，從而在晶體內(nèi)部形成空位，而表面則產(chǎn)生新原子層，結(jié)果是晶體內(nèi)部產(chǎn)生空位但沒有間隙原子，這種缺陷稱為肖特基缺陷。

處于穩(wěn)定狀態(tài)的原子，核外電子服從一定的分布的原則，在原子核外進(jìn)行具有一定的規(guī)律性的分布。核外電子將盡可能地按能量最低原理排布，同時(shí)還要遵守泡利不相容原理和洪特規(guī)則。一個(gè)電子的運(yùn)動(dòng)狀態(tài)要從4個(gè)方面來進(jìn)行描述，即它所處的電子層、電子亞層、電子云的伸展方向以及電子的自旋方向。在同一個(gè)原子中沒有也不可能有運(yùn)動(dòng)狀態(tài)完全相同的兩個(gè)電子存在，這就是泡利不相容原理所告訴大家的。根據(jù)這個(gè)規(guī)則，如果兩個(gè)電子處于同一軌道，那么，這兩個(gè)電子的自旋方向必定相反電子排布（1）本征半導(dǎo)體的結(jié)構(gòu)特點(diǎn)GeSi通過一定的工藝過程，可以將半導(dǎo)體制成晶體。最多的半導(dǎo)體是硅和鍺，它們的最外層電子（價(jià)電子）都是四個(gè)。在硅和鍺晶體中，原子按四角形系統(tǒng)組成晶體點(diǎn)陣，每個(gè)原子都處在正四面體的中心，而四個(gè)其它原子位于四面體的頂點(diǎn)，每個(gè)原子與其相臨的原子之間形成共價(jià)鍵，共用一對(duì)價(jià)電子。硅和鍺的晶體結(jié)構(gòu)：

共價(jià)鍵中的兩個(gè)電子被緊緊束縛在共價(jià)鍵中，稱為束縛電子，常溫下束縛電子很難脫離共價(jià)鍵成為自由電子，因此本征半導(dǎo)體中的自由電子很少，所以本征半導(dǎo)體的導(dǎo)電能力很弱。共價(jià)鍵有很強(qiáng)的結(jié)合力，使原子規(guī)則排列，形成晶體。+4+4+4+4硅單晶中的共價(jià)鍵結(jié)構(gòu)共價(jià)鍵共用電子對(duì)+4+4+4+4+4表示除去價(jià)電子后的原子施主雜質(zhì)

以Si中摻入V族元素磷(P)為例：當(dāng)有五個(gè)價(jià)電子的磷原子取代Si原子而位于格點(diǎn)上時(shí)，磷原子五個(gè)價(jià)電子中的四個(gè)與周圍的四個(gè)Si原子組成四個(gè)共價(jià)鍵，還多出一個(gè)價(jià)電子，磷原子所在處也多余一個(gè)稱為正電中心磷離子的正電荷。二、雜質(zhì)半導(dǎo)體多余的這個(gè)電子被正電中心磷離子所吸引只能在其周圍運(yùn)動(dòng)，不過這種吸引要遠(yuǎn)弱于共價(jià)鍵的束縛，只需很小的能量就可以使其掙脫束縛，形成能在整個(gè)晶體中“自由”運(yùn)動(dòng)的導(dǎo)電電子。而正電中心磷離子被晶格所束縛，不能運(yùn)動(dòng)。由于以磷為代表的Ⅴ族元素在Si中能夠施放導(dǎo)電電子，稱V族元素為施主雜質(zhì)或n型雜質(zhì)。電子脫離施主雜質(zhì)的束縛成為導(dǎo)電電子的過程稱為施主電離，所需要的能量ΔED稱為施主雜質(zhì)電離能。ΔED的大小與半導(dǎo)體材料和雜質(zhì)種類有關(guān)，但遠(yuǎn)小于Si和Ge的禁帶寬度。

圖2.23Si中的Ⅴ族雜質(zhì)和Ⅲ族雜質(zhì)

把主要依靠電子導(dǎo)電的半導(dǎo)體稱為n型半導(dǎo)體。n型半導(dǎo)體中電子稱為多數(shù)載流子，簡稱多子；而空穴稱為少數(shù)載流子，簡稱少子。受主雜質(zhì)

以Si中摻入Ⅲ族元素硼(B)為例：硼只有三個(gè)價(jià)電子，為與周圍四個(gè)Si原子形成四個(gè)共價(jià)鍵，必須從附近的Si原子共價(jià)鍵中奪取一個(gè)電子，這樣硼原子就多出一個(gè)電子，形成負(fù)電中心硼離子，同時(shí)在Si的共價(jià)鍵中產(chǎn)生了一個(gè)空穴。這個(gè)被負(fù)電中心硼離子依靠靜電引力束縛的空穴還不是自由的，不能參加導(dǎo)電，但這種束縛作用同樣很弱，很小的能量ΔEA就使其成為可以“自由”運(yùn)動(dòng)的導(dǎo)電空穴。而負(fù)電中心硼離子被晶格所束縛，不能運(yùn)動(dòng)。由于以硼原子為代表的Ⅲ族元素在Si、Ge中能夠接受電子而產(chǎn)生導(dǎo)電空穴，稱Ⅲ族元素為受主雜質(zhì)或p型雜質(zhì)。Si中摻入受主雜質(zhì)后，受主電離增加了導(dǎo)電空穴，增強(qiáng)了半導(dǎo)體導(dǎo)電能力，把主要依靠空穴導(dǎo)電的半導(dǎo)體稱作p型半導(dǎo)體。p型半導(dǎo)體中空穴是多子，電子是少子。

受主雜質(zhì)和施主雜質(zhì)示意圖

a)本征硅

b)具有施主雜質(zhì)(磷)的N型硅

c)具有受主雜質(zhì)(硼)的P型硅總結(jié)3、由于載流子的運(yùn)動(dòng)方向是無規(guī)則的，因此宏觀上半導(dǎo)體是不帶電的。但摻雜后的半導(dǎo)體的自由電子或空穴劇增，所以導(dǎo)電性也大大提高。1、多數(shù)載流子N型半導(dǎo)體：自由電子P型半導(dǎo)體：空穴2、少數(shù)載流子N型半導(dǎo)體：空穴P型半導(dǎo)體：自由電子2.1.2半導(dǎo)體中的電子態(tài)電子共有化：單晶體中的電子實(shí)際上可以在整個(gè)晶體中運(yùn)動(dòng)，無法區(qū)分哪個(gè)電子究竟屬于某個(gè)特定的原子，而只看作整個(gè)晶體所共有，因此，稱為電子共有化。能帶：能級(jí)圖上，每一組中的能級(jí)彼此靠的很近，組成一定寬度的帶。由能級(jí)組成的帶叫做能帶。在半導(dǎo)體的能帶中存在導(dǎo)帶和禁帶，禁帶區(qū)域不存在電子。禁帶和導(dǎo)帶的存在對(duì)半導(dǎo)體或固體的電學(xué)和光學(xué)性質(zhì)起著重要的作用。

晶體中電子能量與動(dòng)量之間的關(guān)系與晶格結(jié)構(gòu)有關(guān)，它由能帶結(jié)構(gòu)決定。半導(dǎo)體表現(xiàn)出來的電學(xué)、光學(xué)性質(zhì)，實(shí)際上就是由能帶結(jié)構(gòu)決定的。能帶中電子的導(dǎo)電必須考慮電子填充能帶的情況。若能帶中所有狀態(tài)都被電子占滿，那么即使有外電場作用，晶體中也沒有電流，即滿帶電子不導(dǎo)電。只有未填滿的能帶才有導(dǎo)電性，即未填滿的能帶中的電子在外場作用下，可產(chǎn)生電流。2.1.3PN結(jié)的形成P型半導(dǎo)體－－－－－－－－－－－－－－－－－－－－－－－－N型半導(dǎo)體++++++++++++++++++++++++空穴自由電子

在P型半導(dǎo)體和N型半導(dǎo)體結(jié)合后，在它們的交界處就出現(xiàn)了電子和空穴的濃度差別，N型區(qū)內(nèi)電子很多而空穴很少，P型區(qū)內(nèi)則相反，空穴很多而電子很少。這樣，電子和空穴都要從濃度高的地方向濃度低的地方擴(kuò)散。空間電荷區(qū)形成

電子和空穴都是帶電的，它們擴(kuò)散的結(jié)果就使P區(qū)和N區(qū)中原來保持的電中性被破壞了。P區(qū)一邊失去空穴，留下了帶負(fù)電的雜質(zhì)離子，N區(qū)一邊失去電子，留下了帶正電的雜質(zhì)離子。對(duì)于P型半導(dǎo)體和N型半導(dǎo)體結(jié)合面，離子薄層形成的空間電荷區(qū)。

P型半導(dǎo)體－－－－－－－－－－－－－－－－－－－－－－－－N型半導(dǎo)體++++++++++++++++++++++++內(nèi)電場E方向空間電荷區(qū)空間電荷區(qū)的性質(zhì)：1.多數(shù)載流子因擴(kuò)散復(fù)合而消耗了，所以又稱為耗盡層。2.空間電荷區(qū)中的正負(fù)離子不能移動(dòng)，但在交界面處形成了一個(gè)電場，這個(gè)電場將阻擋多數(shù)載流子的進(jìn)一步復(fù)合，所以又稱為勢壘區(qū)。內(nèi)電場方向－－－+++PN12123.擴(kuò)散與漂移達(dá)到動(dòng)態(tài)平衡。4.空間電荷區(qū)稱為PN結(jié)。PN結(jié)形成的動(dòng)畫PN結(jié)的單向?qū)щ娦裕ㄖ攸c(diǎn)）

當(dāng)外加電壓使PN結(jié)中P區(qū)的電位高于N區(qū)的電位，稱為加正向電壓，簡稱正偏；反之稱為加反向電壓，簡稱反偏。PN結(jié)正向偏置－－－－++++內(nèi)電場方向外電場方向變窄PN+_內(nèi)電場被削弱，多子的擴(kuò)散加強(qiáng)能夠形成較大的擴(kuò)散電流。RIPN結(jié)加正向電壓的動(dòng)畫正向特點(diǎn)：

低電阻大的正向擴(kuò)散電流PN結(jié)內(nèi)的電流便由起支配地位的擴(kuò)散電流所決定，在外電路上形成一個(gè)流入P區(qū)的電流，稱為正向電流IF。在這種情況下，由少數(shù)載流了形成的漂移電流，其方向與擴(kuò)散電流相反，和正向電流比較，其數(shù)值很小，可忽略不計(jì)。PN結(jié)反向偏置－－－－++++內(nèi)電場方向外電場方向變寬NP+_內(nèi)電場被加強(qiáng)，多子的擴(kuò)散受抑制。少子漂移加強(qiáng)，但少子數(shù)量有限，只能形成較小的反向電流。RPN結(jié)加反向電壓的動(dòng)畫

在一定的溫度條件下，由本征激發(fā)決定的少子濃度是一定的，故少子形成的漂移電流是恒定的，基本上與所加反向電壓的大小無關(guān)，這個(gè)電流也稱為反向飽和電流。反向特點(diǎn)：高電阻很小的反向漂移電流

PN結(jié)加正向電壓時(shí)，呈現(xiàn)低電阻，具有較大的正向擴(kuò)散電流；

PN結(jié)加反向電壓時(shí)，呈現(xiàn)高電阻，具有很小的反向漂移電流。

由此可以得出結(jié)論：PN結(jié)具有單向?qū)щ娦?。PN結(jié)V-I特性表達(dá)式PN結(jié)的伏安特性其中IS——反向飽和電流;VT——溫度的電壓當(dāng)量,且在常溫下(T=300K).

在硅二極管PN結(jié)的兩端，施加正、反向電壓時(shí)，通過管子的電流可表達(dá)為:

當(dāng)PN結(jié)的反向電壓增加到一定數(shù)值時(shí)，反向電流突然快速增加，此現(xiàn)象稱為PN結(jié)的反向擊穿。PN結(jié)的反向擊穿2.1.4半導(dǎo)體二極管2.1.4.1二極管的結(jié)構(gòu)與類型

半導(dǎo)體二極管按其結(jié)構(gòu)的不同，可分為點(diǎn)接觸型、面接觸型和平面型三種。常見二極管的結(jié)構(gòu)、外形和電路符號(hào)如下圖所示。二極管的兩極分別叫做正極或陽極（P區(qū)），負(fù)極或陰極（N區(qū)）。(a)點(diǎn)接觸型PN結(jié)面積小，結(jié)電容小，用于檢波和變頻等高頻電路(1)點(diǎn)接觸型—(3)平面型—(2)面接觸型—(b)面接觸型PN結(jié)面積大，用于工頻大電流整流電路(c)平面型(c)平面型往往用于集成電路制造工藝中。PN結(jié)面積可大可小，用于高頻整流和開關(guān)電路中。二極管的電路符號(hào)：陽極(Anode)陰極(Cathode)

2.1.5半導(dǎo)體三極管

2.1.5.1三極管的結(jié)構(gòu)與類型半導(dǎo)體三極管又叫晶體三極管，由于它在工作時(shí)半導(dǎo)體中的電子和空穴兩種載流子都起作用，因此屬于雙極型器件，也叫做BJT（BipolarJunctionTransistor，雙極結(jié)型晶體管）。

半導(dǎo)體三極管的種類很多，按照半導(dǎo)體材料的不同可分為硅管、鍺管；按功率分有小功率管、中功率管和大功率管；按照頻率分有高頻管和低頻管；按照制造工藝分有合金管和平面管等。通常，按照結(jié)構(gòu)的不同分為兩種類型：NPN型管和PNP型管，下圖給出了NPN和PNP管的結(jié)構(gòu)示意圖和電路符號(hào)，符號(hào)中的箭頭方向是三極管的實(shí)際電流方向。

三極管的結(jié)構(gòu)與電路符號(hào)（a）NPN型三極管;（b）PNP型三極管

常見三極管的外形

圖示為幾種常見三極管的外形圖。

2.1.5.2三極管的基本工作原理由于NPN管和PNP管的結(jié)構(gòu)對(duì)稱，工作原理完全相同，下面以NPN管為例，討論三極管的基本工作原理。1．三極管內(nèi)部載流子的傳輸過程和二極管一樣，要使三極管能控制載流子的傳輸以達(dá)到電流放大的目的，必須給三極管加上合適的偏置電壓，NPN三極管的偏置情況如下圖所示。1）發(fā)射區(qū)向基區(qū)注入電子，形成發(fā)射極電流IE

在右圖中，由于發(fā)射結(jié)正偏，因此，高摻雜濃度的發(fā)射區(qū)多子（自由電子）越過發(fā)射結(jié)向基區(qū)擴(kuò)散，形成發(fā)射極電流IE，發(fā)射極電流的方向與電子流動(dòng)方向相反，是流出三極管發(fā)射極的（與此同時(shí)，基區(qū)多子空穴也向發(fā)射區(qū)擴(kuò)散，但因基區(qū)摻雜濃度低，數(shù)量和發(fā)射區(qū)的電子相比很少，可以忽略不計(jì)）。三極管內(nèi)的載流子運(yùn)動(dòng)規(guī)律2）電子在基區(qū)的擴(kuò)散與復(fù)合，形成基極電流IB

發(fā)射區(qū)來的電子注入基區(qū)后，由于濃度差的作用繼續(xù)向集電結(jié)方向擴(kuò)散。但因?yàn)榛鶇^(qū)多子為空穴，所以在擴(kuò)散過程中，有一部分自由電子要和基區(qū)的空穴復(fù)合。在制造三極管時(shí)，基區(qū)被做得很薄，只有微米數(shù)量級(jí)、摻雜濃度又低，因此被復(fù)合掉的只是一小部分，大部分自由電子可以很快到達(dá)集電結(jié)。而UBB的正極接三極管的基區(qū)，所以不斷地從基區(qū)抽走電子形成新的空穴以補(bǔ)充被復(fù)合掉的空穴，維持基區(qū)空穴濃度不變，這些被抽走的電子形成了流入基極的基極電流IB。3）集電區(qū)收集電子形成集電極電流IC

大部分從發(fā)射區(qū)“發(fā)射”來的自由電子很快擴(kuò)散到了集電結(jié)。由于集電結(jié)反偏，在這個(gè)較強(qiáng)的從N區(qū)（集電區(qū)）指向P區(qū)（基區(qū)）的內(nèi)電場的作用下，自由電子很快就被吸引、漂移過了集電結(jié)，到達(dá)集電區(qū)，形成集電極電流的主要成分I′C。集電極電流的方向是流入集電極的。三極管內(nèi)的載流子運(yùn)動(dòng)規(guī)律2．電流分配關(guān)系發(fā)射極電流IE在基區(qū)分為基區(qū)內(nèi)的復(fù)合電流I′B和繼續(xù)向集電極擴(kuò)散的電流I′C兩個(gè)部分，I′C與I′B的比例，取決于制造三極管時(shí)的結(jié)構(gòu)和工藝，管子制成后，這個(gè)比例基本上是個(gè)定值。定義三極管的直流電流放大系數(shù)β

為I′C與I′B的比值，即(2-1）三極管內(nèi)的載流子運(yùn)動(dòng)規(guī)律

因?yàn)閺陌l(fā)射區(qū)注入基區(qū)的載流子在基區(qū)復(fù)合掉的很少，所以β一般在幾十到二百之間。β越大，三極管的電流放大能力越強(qiáng)從式(2-1）中可以解出(2-2）式中，ICEO=(1+β)ICBO叫做穿透電流。其物理意義是，當(dāng)基極開路(IB=0)時(shí),在集電極電源VCC作用下的集電極與發(fā)射極之間形成的電流，而ICBO是發(fā)射極開路時(shí),集電結(jié)的反向飽和電流。

將三極管看成是一個(gè)節(jié)點(diǎn)，還可以得到發(fā)射極電流IE與IB、IC的關(guān)系，即

IE=IC+IB=（1+β）IB(2-4）由于β較大，通常認(rèn)為IE≈IC。一般小功率管基極電流通常是微安級(jí)別，而IC和IE的數(shù)量級(jí)可以達(dá)到毫安級(jí)。(2-3）一般情況下，

IB>>ICBO,β>>1

三極管的伏安特性曲線是指三極管各極間電壓與各電極電流之間的關(guān)系曲線，它是管內(nèi)載流子運(yùn)動(dòng)規(guī)律的外部體現(xiàn)，可以指導(dǎo)我們?cè)陔娐吩O(shè)計(jì)中合理地選擇和使用三極管，還可以在特性曲線上作圖對(duì)三極管的放大性能進(jìn)行分析。三極管和二極管一樣是非線性元件，所以其伏安特性曲線也是非線性的。常用三極管伏安特性曲線有輸入特性曲線和輸出特性曲線。這些曲線和電路的接法有關(guān)。這里仍以最常用的NPN管構(gòu)成的共發(fā)射極電路為例來分析三極管的特性曲線。2.1.5.3三極管的特性曲線1．輸入特性曲線

輸入特性曲線是指當(dāng)集電極與發(fā)射極之間電壓uCE為一常數(shù)時(shí)，輸入回路中加在三極管基極與發(fā)射極之間的發(fā)射結(jié)電壓uBE和基極電流iB之間的關(guān)系曲線。用函數(shù)關(guān)系式表示為(2-5）

圖三極管的輸入、輸出特性曲線（a）輸入特性曲線;（b）輸出特性曲線2．輸出特性曲線

輸出特性曲線是在基極電流iB一定的情況下，三極管的集電極輸出回路中，集電極與發(fā)射極之間的管壓降uCE和集電極電流iC之間的關(guān)系曲線。用函數(shù)式表示為(2-9）1）截止區(qū)習(xí)慣上把iB≤0的區(qū)域稱為截止區(qū)，即iB＝0的輸出特性曲線和橫坐標(biāo)軸之間的區(qū)域。若要使iB≤0，三極管的發(fā)射結(jié)就必須在死區(qū)以內(nèi)或反偏，為了使三極管能夠可靠截止，通常給三極管的發(fā)射結(jié)加反偏電壓。2）放大區(qū)在這個(gè)區(qū)域內(nèi)，發(fā)射結(jié)正偏，集電結(jié)反偏。iC與iB之間滿足電流分配關(guān)系iC＝βiB＋I(xiàn)CEO，輸出特性曲線近似為水平線。2.1.5.4三極管的三個(gè)工作區(qū)域

三極管的三個(gè)工作區(qū)域3）飽和區(qū)如果發(fā)射結(jié)正偏時(shí)，出現(xiàn)管壓降uCE＜0.7V（對(duì)于硅管來說），也就是uCB＜0的情況，我們稱三極管進(jìn)入飽和區(qū)。所以飽和區(qū)的發(fā)射結(jié)和集電結(jié)均處于正偏狀態(tài)。飽和區(qū)中的iB對(duì)iC的影響較小，放大區(qū)的β也不再適用于飽和區(qū)。

三極管的三個(gè)工作區(qū)域

三極管的參數(shù)是表征管子的性能和它的適用范圍的，是電路設(shè)計(jì)和調(diào)整的依據(jù)。了解這些參數(shù)對(duì)于合理使用三極管十分必要。1．電流放大系數(shù)根據(jù)工作狀態(tài)的不同，在直流和交流兩種情況下，分別有直流電流放大系數(shù)β和交流電流放大系數(shù)β。

2.1.5.5三極管的主要參數(shù)1）共發(fā)射極直流電流放大系數(shù)β

在共發(fā)射極電路沒有交流輸入信號(hào)的情況下，（IC－ICEO）與IB的比值稱為直流電流放大系數(shù)β，這和式(2-1）的定義是一致的，即(2-10）表2-1三極管三種工作狀態(tài)的比較二、集成電路的設(shè)計(jì)原理2.2.1

集成電路系統(tǒng)設(shè)計(jì)方法2.2.2集成電路設(shè)計(jì)流程2.2.3版圖設(shè)計(jì)概述2.2.4制版和光刻工藝

一般來說，集成電路產(chǎn)品開發(fā)包括兩個(gè)階段，即設(shè)計(jì)階段和制造階段。設(shè)計(jì)階段，設(shè)計(jì)人員需要遵循一定的設(shè)計(jì)方法和實(shí)現(xiàn)模式，將用戶對(duì)產(chǎn)品的需求逐步明確化，完成系統(tǒng)向物理版圖的轉(zhuǎn)換任務(wù)。制造階段，制作人員需要按照指定的工藝，把設(shè)計(jì)的結(jié)果加工在硅片上，完成產(chǎn)品的制作。在實(shí)際產(chǎn)品開發(fā)過程中，集成電路的設(shè)計(jì)方法和實(shí)現(xiàn)模式是相互關(guān)聯(lián)的，直接體現(xiàn)在整個(gè)開發(fā)過程的每一個(gè)階段。2.2.1集成電路系統(tǒng)設(shè)計(jì)方法

集成電路設(shè)計(jì)是一個(gè)艱巨而復(fù)雜的任務(wù)，需要將用戶對(duì)產(chǎn)品的構(gòu)思，經(jīng)過系統(tǒng)級(jí)、行為級(jí)、寄存器傳輸級(jí)、邏輯門級(jí)和電路級(jí)描述，最后產(chǎn)生能夠用于加工制作的各層版圖。除了實(shí)現(xiàn)用戶所需的產(chǎn)品功能外，在集成電路設(shè)計(jì)階段還需要為產(chǎn)品制作提供方便。從總體上看，集成電路設(shè)計(jì)是一個(gè)費(fèi)時(shí)、費(fèi)力的過程。高水平的設(shè)計(jì)方法和手段能夠使集成電路的產(chǎn)品與制作的成本降低，周期縮短，效率提高。因此，在進(jìn)行集成電路產(chǎn)品開發(fā)時(shí)，需要不斷地對(duì)整個(gè)設(shè)計(jì)的情況進(jìn)行評(píng)價(jià)，用綜合評(píng)價(jià)得到的設(shè)計(jì)性能指標(biāo)指導(dǎo)和調(diào)整產(chǎn)品的設(shè)計(jì)方法、策略、過程和結(jié)果。

對(duì)集成電路設(shè)計(jì)來說，設(shè)計(jì)是一個(gè)連續(xù)迭代的過程，在各種參數(shù)評(píng)價(jià)和取舍中不斷地完善設(shè)計(jì)。隨著集成電路產(chǎn)品集成度的提高，設(shè)計(jì)復(fù)雜性在不斷地提高，尤其是到了深亞微米階段，芯片中互連線產(chǎn)生的影響起決定性作用的情況下，在設(shè)計(jì)過程中必須解決設(shè)計(jì)的復(fù)雜性問題。因此，集成電路設(shè)計(jì)方法對(duì)產(chǎn)品的設(shè)計(jì)起到至關(guān)重要的作用。

結(jié)構(gòu)化設(shè)計(jì)思想

現(xiàn)代超大規(guī)模集成電路的組成是非常復(fù)雜的，并且在用戶的產(chǎn)品需求和實(shí)際掩膜版圖形之間存在的設(shè)計(jì)跨度非常大，認(rèn)識(shí)上產(chǎn)生的落差大，一個(gè)太抽象，一個(gè)太具體。因此，人們?yōu)榱司徑膺@種問題，在這兩個(gè)設(shè)計(jì)極端中間，設(shè)立了若干中間表示環(huán)節(jié)，如行為描述、寄存器傳輸級(jí)描述，以及邏輯上、電路上的結(jié)構(gòu)描述，用于緩解認(rèn)識(shí)上的差距，將產(chǎn)品設(shè)計(jì)逐步具體化。但是，在設(shè)計(jì)過程中，我們還必須面對(duì)另外一個(gè)問題，就是產(chǎn)品自身的復(fù)雜度。

隨著集成電路工藝技術(shù)的發(fā)展，越來越多的功能可以被集成到一個(gè)芯片中。但是，人們的認(rèn)識(shí)能力是有限的。當(dāng)某層電路組成達(dá)到一定數(shù)量后，其復(fù)雜度是人無法接受的。在這種情況下，出錯(cuò)的概率將會(huì)大大增加，設(shè)計(jì)的質(zhì)量也會(huì)大大下降。為了降低設(shè)計(jì)的復(fù)雜性，一般采用的方法就是結(jié)構(gòu)化設(shè)計(jì)思想，其基本策略是對(duì)一個(gè)復(fù)雜系統(tǒng)的功能和組成進(jìn)行劃分，將其分解成若干組成部分。這些組成部分可以進(jìn)行獨(dú)立設(shè)計(jì)，并且，這些部分經(jīng)過一定的集成就可完成整個(gè)系統(tǒng)的設(shè)計(jì)。通常，這些組成部分稱為子系統(tǒng)或模塊。

在結(jié)構(gòu)化設(shè)計(jì)過程中，設(shè)計(jì)被分為兩個(gè)過程。一個(gè)是子系統(tǒng)的內(nèi)部設(shè)計(jì)過程，另一個(gè)是系統(tǒng)的設(shè)計(jì)。在總體設(shè)計(jì)的指導(dǎo)下，將系統(tǒng)對(duì)子系統(tǒng)的設(shè)計(jì)要求及聯(lián)系，轉(zhuǎn)化為子系統(tǒng)的約束，在子系統(tǒng)設(shè)計(jì)時(shí)，即可獨(dú)立進(jìn)行其內(nèi)部設(shè)計(jì)，不考慮與外部的聯(lián)系。因此，子系統(tǒng)設(shè)計(jì)帶有其局部性，對(duì)其內(nèi)部的修改和調(diào)整，將只影響子系統(tǒng)本身，而不會(huì)影響其它系統(tǒng)和整體系統(tǒng)。在系統(tǒng)的設(shè)計(jì)中，將若干子系統(tǒng)合成一個(gè)大的系統(tǒng)，每個(gè)子系統(tǒng)看成一個(gè)獨(dú)立部分，只考慮其整體對(duì)外性能，忽略內(nèi)部實(shí)現(xiàn)細(xì)節(jié)。對(duì)整體系統(tǒng)的結(jié)構(gòu)調(diào)整和改變，不會(huì)影響每個(gè)組成部分的結(jié)構(gòu)和實(shí)現(xiàn)。從這兩個(gè)分解的過程來看，設(shè)計(jì)對(duì)象的規(guī)模都大大減小，復(fù)雜度大大降低。

基于結(jié)構(gòu)化設(shè)計(jì)思想，人們?cè)诎l(fā)展集成電路工藝技術(shù)的同時(shí)，開發(fā)出了許多設(shè)計(jì)方法，如下圖所示。在此將對(duì)正向設(shè)計(jì)與反向設(shè)計(jì)方法，自頂向下設(shè)計(jì)與自底向上設(shè)計(jì)方法作簡單介紹。設(shè)計(jì)方法分類(1)正向設(shè)計(jì)與反向設(shè)計(jì)

在設(shè)計(jì)過程中，按照產(chǎn)品原型的實(shí)現(xiàn)先后順序，即先有功能要求還是先有產(chǎn)品原型的順序來分，集成電路設(shè)計(jì)方法

分為正向設(shè)計(jì)（ForwardDesign）方法反向設(shè)計(jì)（BackwardDesign）方法。

正向設(shè)計(jì)方法中，用戶提出產(chǎn)品設(shè)計(jì)需求，設(shè)計(jì)人員按照產(chǎn)品功能和性能要求，從系統(tǒng)描述開始，經(jīng)過多級(jí)綜合設(shè)計(jì)和仿真模擬，產(chǎn)生供芯片制作使用的各層掩膜圖形，然后進(jìn)行加工生產(chǎn)。

反向設(shè)計(jì)方法中，是先有芯片原型，通過對(duì)芯片各層掩膜圖形的分析和抽取，得到產(chǎn)品的電路結(jié)構(gòu)和功能。并在此基礎(chǔ)上，進(jìn)行產(chǎn)品加工仿制，或者對(duì)電路進(jìn)行必要的修改，產(chǎn)生一個(gè)新的電路結(jié)構(gòu)。

在集成電路發(fā)展的早期，電路結(jié)構(gòu)比較簡單，工藝層數(shù)較少，也不存在產(chǎn)品的保密設(shè)計(jì)等問題，反向設(shè)計(jì)方法在一些場合被應(yīng)用。當(dāng)集成電路集成度越來越高，設(shè)計(jì)工具也發(fā)展成熟以后，反向設(shè)計(jì)方法逐漸退出了設(shè)計(jì)領(lǐng)域。其主要原因是電路的設(shè)計(jì)規(guī)模很大，對(duì)大規(guī)模集成度很高的芯片做掩膜圖形分析是件非常耗時(shí)的工作，并且由于一些芯片加工工藝非常精細(xì)，還進(jìn)行了保密設(shè)計(jì)，分析和抽取的成功率低。在這種情況下，花費(fèi)大量的人力物力去仿制產(chǎn)品幾乎是不可能的。(2)自頂向下設(shè)計(jì)與自底向上設(shè)計(jì)

按照結(jié)構(gòu)化設(shè)計(jì)思想，一個(gè)復(fù)雜的電路系統(tǒng)是由若干子系統(tǒng)構(gòu)成的，子系統(tǒng)又是由更低一級(jí)的子系統(tǒng)或模塊組成。在進(jìn)行電路設(shè)計(jì)過程中，根據(jù)系統(tǒng)與子系統(tǒng)的設(shè)計(jì)順序不同，將集成電路設(shè)計(jì)方法劃分為

自頂向下（Top-down）設(shè)計(jì)方法自底向上（Bottom-up）設(shè)計(jì)方法。

如下圖所示，自頂向下設(shè)計(jì)方法是按照從整體系統(tǒng)到局部子系統(tǒng)的順序，逐級(jí)向下進(jìn)行設(shè)計(jì)。在較高一層上，著重從整體系統(tǒng)的角度來設(shè)計(jì)和規(guī)劃系統(tǒng)的功能、性能和結(jié)構(gòu)，把所包含的子系統(tǒng)看成其內(nèi)部組件，按照它們的外部表現(xiàn)特性進(jìn)行系統(tǒng)級(jí)的設(shè)計(jì)。自頂向下和自底向上設(shè)計(jì)方法

在傳統(tǒng)的電路設(shè)計(jì)過程中，常常采用自底向上的設(shè)計(jì)方法，主要原因是這種設(shè)計(jì)方法符合設(shè)計(jì)人員的認(rèn)識(shí)習(xí)慣。設(shè)計(jì)人員在進(jìn)行電路設(shè)計(jì)時(shí)，按照由簡單到復(fù)雜的認(rèn)識(shí)習(xí)慣，必須先了解低層的電路細(xì)節(jié)，再利用已有的低層元器件來搭建更上一層的電路系統(tǒng)。這種方法使設(shè)計(jì)人員能夠認(rèn)真地把握低層的實(shí)現(xiàn)細(xì)節(jié)，但是在進(jìn)行低層設(shè)計(jì)時(shí)往往容易出現(xiàn)只顧細(xì)節(jié)，忽略對(duì)整體系統(tǒng)的性能和目標(biāo)的把握。尤其是在某層系統(tǒng)完成以后，要求對(duì)性能進(jìn)行變更時(shí)，由于原有設(shè)計(jì)缺少整體考慮，修改起來會(huì)比較困難，嚴(yán)重時(shí)將會(huì)使整個(gè)系統(tǒng)重新進(jìn)行設(shè)計(jì)。隨著電路系統(tǒng)復(fù)雜度的提高，自底向上設(shè)計(jì)方法的這種缺點(diǎn)變得越來越突出。

與自底向上設(shè)計(jì)方法相反，自頂向下設(shè)計(jì)方法的設(shè)計(jì)是從最頂層需求開始，從設(shè)計(jì)開始就掌握系統(tǒng)設(shè)計(jì)狀況，能夠很好地把握設(shè)計(jì)的性能等參數(shù)的滿足情況。尤其是借助于各種模擬驗(yàn)證手段，可以進(jìn)行各種性能優(yōu)化。隨著設(shè)計(jì)的逐層深入，系統(tǒng)參數(shù)也在進(jìn)一步被細(xì)化和確認(rèn)，從而保證了設(shè)計(jì)結(jié)果的正確性。隨著EDA（ElectronicsDesignAutomation）技術(shù)的不斷完善，這種設(shè)計(jì)方法的優(yōu)越性在逐漸體現(xiàn)出來。在設(shè)計(jì)工具的支持下，采用自頂向下設(shè)計(jì)方法的優(yōu)勢更加明顯，不僅能夠設(shè)計(jì)大規(guī)模的電路，提高設(shè)計(jì)的正確性，同時(shí)也極大地縮短了設(shè)計(jì)周期。用兩種設(shè)計(jì)方法相結(jié)合的設(shè)計(jì)方法2.2.2數(shù)字集成電路設(shè)計(jì)的基本流程

在集成電路技術(shù)發(fā)展的直接推動(dòng)下，數(shù)字系統(tǒng)的規(guī)模也在不斷擴(kuò)大，正在由原來的通用芯片集成的實(shí)現(xiàn)方式，轉(zhuǎn)變成集成在一個(gè)專用集成電路芯片上。數(shù)字系統(tǒng)復(fù)雜度的增加，其系統(tǒng)設(shè)計(jì)必須依賴于計(jì)算機(jī)輔助設(shè)計(jì)工具。

電子設(shè)計(jì)自動(dòng)化技術(shù)（EDA）的發(fā)展，為數(shù)字系統(tǒng)的設(shè)計(jì)提供了方便、快捷的工具與環(huán)境，使人們脫離了復(fù)雜的重復(fù)勞動(dòng)，設(shè)計(jì)人員可以從大量的輔助設(shè)計(jì)工作中解脫出來，集中精力在系統(tǒng)設(shè)計(jì)和功能描述上，從事創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高設(shè)計(jì)效率，縮短產(chǎn)品的研制周期。EDA工具對(duì)數(shù)字電路設(shè)計(jì)的支持要比對(duì)模擬電路設(shè)計(jì)的支持強(qiáng)大的多。數(shù)字電路設(shè)計(jì)基本上都是半定制的：由Foundry提供實(shí)現(xiàn)基本邏輯的標(biāo)準(zhǔn)單元(StandardCell)，在設(shè)計(jì)者完成Verilog/VHDL的可綜合行為描述后，就可以綜合生成由這些標(biāo)準(zhǔn)單元組成的電路網(wǎng)表。綜合以及此后的布局、布線、靜態(tài)時(shí)序分析等均可由EDA工具完成。數(shù)字集成電路的設(shè)計(jì)流程系統(tǒng)級(jí)設(shè)計(jì)和系統(tǒng)仿真

系統(tǒng)級(jí)設(shè)計(jì)主要是設(shè)計(jì)系統(tǒng)的體系結(jié)構(gòu)，對(duì)系統(tǒng)進(jìn)行模塊劃分，定義端口信號(hào)，并設(shè)計(jì)整體時(shí)序。簡單的系統(tǒng)設(shè)計(jì)只是以方框圖的形式給出，圖中說明各子模塊的功能以及模塊之間的接口信號(hào)，并由此形成具體文字形式的系統(tǒng)規(guī)范。一些大規(guī)模的設(shè)計(jì)需要對(duì)系統(tǒng)進(jìn)行行為建模，然后通過仿真驗(yàn)證系統(tǒng)設(shè)計(jì)的正確性。RTL級(jí)設(shè)計(jì)和仿真

RTL級(jí)設(shè)計(jì)是在寄存器傳輸級(jí)對(duì)各個(gè)模塊用Verilog和VHDL硬件描述語言進(jìn)行描述，描述時(shí)一定要考慮最終的硬件可實(shí)現(xiàn)性，以保證代碼的可綜合性。在這一層次需要對(duì)設(shè)計(jì)進(jìn)行的仿真，稱為RTL級(jí)仿真，RTL級(jí)仿真保證了RTL描述在功能邏輯和時(shí)序上的正確性。綜合和門級(jí)仿真綜合是按照約束文件(ConstrainFile)的要求將RTL級(jí)描述的代碼映射到由標(biāo)準(zhǔn)單元組成的門級(jí)網(wǎng)表。約束文件決定了綜合的結(jié)果，因此約束文件必須準(zhǔn)確地反映設(shè)計(jì)要求和芯片實(shí)際的工作環(huán)境。綜合時(shí)標(biāo)準(zhǔn)單元基于實(shí)際的工藝，但并不考慮在電路中的具體位置，而是利用連線負(fù)載模型計(jì)算延時(shí)，存在一定的誤差。在深亞微米階段，為了減少邏輯綜合和布局布線之間循環(huán)反復(fù)的次數(shù)，在邏輯綜合時(shí)就需要考慮物理實(shí)現(xiàn)的信息，根據(jù)標(biāo)準(zhǔn)單元在電路中的具體位置來計(jì)算延時(shí)和優(yōu)化電路，打破邏輯綜合和布局布線之間的壁壘。

針對(duì)具體需要，還可在綜合的同時(shí)完成DFT(DesignForTest)綜合和門控時(shí)鐘（ClockGating）。根據(jù)己綜合出來的電路結(jié)構(gòu)，和電路中的延時(shí)信息再次進(jìn)行仿真，稱為門級(jí)仿真。門級(jí)仿真相對(duì)于RTL級(jí)仿真來說增加了門延時(shí)。布局布線

設(shè)計(jì)經(jīng)過綜合和優(yōu)化后，就可以利用所生成的門級(jí)網(wǎng)表進(jìn)行自動(dòng)布局布線，自動(dòng)布局布線可以簡化從邏輯設(shè)計(jì)到物理設(shè)計(jì)的過程。布局的主要任務(wù)是將模塊安置在芯片上的適當(dāng)位置，并能滿足一定的目標(biāo)函數(shù)。一般布局時(shí)總是要求芯片面積最小，連線總長最短和電性能最優(yōu)且容易布線。布局又分為初始布局和迭代改善兩個(gè)子步驟。進(jìn)行初始布局的目的是提高布局質(zhì)量以及減少下一步迭代改善時(shí)的迭代次數(shù)；而迭代改善是設(shè)法加以優(yōu)化的過程，它是決定布局質(zhì)量的關(guān)鍵。

布線的主要任務(wù)是根據(jù)電路的連接關(guān)系描述，在滿足工藝規(guī)則的條件和電學(xué)性能的要求下，在指定的區(qū)域(面積、形狀、層次等)內(nèi)百分之百地完成所需的互連，同時(shí)要求盡可能優(yōu)化連線長度和通孔數(shù)目。在深亞微米階段，出現(xiàn)了如天線效應(yīng)(AntennaEffect)、串?dāng)_(CrossTalk)、電壓降(IRDrop)、電遷移(ElectronMigration，EM)等需要關(guān)注的信號(hào)完整性的問題，大大增加了布線的難度。版圖驗(yàn)證自動(dòng)布局布線完成后，同樣需要對(duì)版圖進(jìn)行設(shè)計(jì)規(guī)則檢查、電學(xué)規(guī)則檢查以及版圖與電路圖一致性檢查。寄生參數(shù)提取后仿真與模擬電路設(shè)計(jì)相同，加入自動(dòng)布局布線增加的各種寄生參數(shù)之后，再次仿真驗(yàn)證電路能否正常工作并滿足設(shè)計(jì)要求。2.2.3版圖設(shè)計(jì)概述

版圖(Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，它包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。集成電路制造廠家根據(jù)這些信息來制造掩膜。版圖在設(shè)計(jì)的過程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。很多集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能，CadenceDesignSystem就是其中最突出的一種。Cadence提供稱之為Virtuoso的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖形方式下繪制版圖。版圖設(shè)計(jì)的基本步驟：畫電路圖(schematic)->畫版圖(layout)->版圖設(shè)計(jì)規(guī)則檢查(DRC:design-rule-checking)->版圖提取(extract)->電路圖版圖對(duì)照(LVS:layoutviaschematic)。從版圖的每一小塊開始，就要進(jìn)行DRC設(shè)計(jì)規(guī)則檢查，這樣能及早發(fā)現(xiàn)錯(cuò)誤并給以糾正。因?yàn)镃adence不能夠在LVS的Errordisplay時(shí)顯示schematic子電路中的錯(cuò)誤標(biāo)記，所以從最基本的子電路開始，就要進(jìn)行LVS檢查。

版圖幾何設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則的目的是確定掩膜版的間距，它是提高器件密度和提高成品率的折中產(chǎn)物。設(shè)計(jì)規(guī)則決定最小的邏輯門，最小的互連線，因此可以決定影響延遲的寄生電阻，電容等。設(shè)計(jì)規(guī)則通常表達(dá)為λ，λ是最小柵長的0.5倍。

設(shè)計(jì)規(guī)則1.最小寬度(minWidth)

最小寬度指封閉幾何圖形的內(nèi)邊之間的距離如圖8.1所示：圖寬度定義在利用DRC(設(shè)計(jì)規(guī)則檢查)對(duì)版圖進(jìn)行幾何規(guī)則檢查時(shí)，對(duì)于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計(jì)算機(jī)將給出錯(cuò)誤提示。0.35

mCMOS工藝定義的全部工藝層0.35μmCMOS工藝中各版圖層的線條最小寬度2. 最小間距(minSep)間距指各幾何圖形外邊界之間的距離，如圖8.2所示：圖間距的定義0.35μmCMOS工藝版圖各層圖形之間的最小間隔3.最小交疊(minOverlap)交迭有兩種形式：a)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長度(overlap)b)一幾何圖形外邊界到另一圖形的內(nèi)邊界長度(extension)圖7.3交疊的定義

0.35μmCMOS工藝版圖各層圖形之間最小交疊4.版圖設(shè)計(jì)注意事項(xiàng)

用Cadence畫版圖之前，一定要先構(gòu)思，仔細(xì)想一想，每個(gè)管子打算怎樣安排，管子之間怎樣連接，最后的電源線、地線怎樣走。對(duì)于差分形式的電路結(jié)構(gòu)，最好在版圖設(shè)計(jì)時(shí)也講究對(duì)稱，這樣有利于提高電路性能。為了講究對(duì)稱，需要把一個(gè)管子分成兩個(gè)，比如為差分對(duì)管提供電流的管子就可以拆成兩個(gè)、四個(gè)甚至更多。差分形式對(duì)稱的電路結(jié)構(gòu)，一般地線鋪在中間，電源線走上下兩邊，中間是大片的元件。當(dāng)采用的工藝有多晶硅和多層金屬時(shí)，布線的靈活性很大。一般信號(hào)線用第一層金屬，信號(hào)線交叉的地方用第二層金屬，整個(gè)電路與外部焊盤的接口用第三層金屬。但也不絕對(duì)，比如說某一條金屬線要設(shè)計(jì)允許通過的電流很大，用一條金屬線明顯很寬，就可以用兩條甚至三條金屬線鋪成兩層甚至三層，電流在每一層金屬線上流過去的量就小了二分之一。層與層是通過連接孔連接的，在可能的情況下適當(dāng)增加接觸孔數(shù)，確保連接的可靠性。

版圖設(shè)計(jì)注意事項(xiàng)輸入和輸出最好分別布置在芯片兩端，例如讓信號(hào)從左邊輸入，右邊輸出，這樣可以減少輸出到輸入的電磁干擾。對(duì)于小信號(hào)高增益放大器，這一點(diǎn)特別重要，設(shè)計(jì)不當(dāng)會(huì)引起不希望的反饋，造成電路自激。金屬連線的寬度是版圖設(shè)計(jì)必須考慮的問題。鋁金屬線電流密度最大為0.8mA/mm2，Metal1、Metal2厚0.7mm,電流密度按0.56mA/mm2設(shè)計(jì)，Metal3厚1.1mm,按0.8mA/mm2設(shè)計(jì)。當(dāng)金屬中流過的電流過大時(shí)，在金屬較細(xì)的部位會(huì)引起“電徙”效應(yīng)（金屬原子沿電流方向遷徙），使金屬變窄直到截?cái)?。因此，流過大電流的金屬連線應(yīng)該根據(jù)需要設(shè)定寬度。應(yīng)確保電路中各處電位相同。芯片內(nèi)部的電源線和地線應(yīng)全部連通，對(duì)于襯底應(yīng)該保證良好的接地。

版圖設(shè)計(jì)注意事項(xiàng)對(duì)高頻信號(hào)，盡量減少寄生電容的干擾，對(duì)直流信號(hào)，盡量利用寄生電容來旁路掉直流信號(hào)中的交流成分從而穩(wěn)定直流。第一層金屬和第二層金屬之間，第二