三輸入多數(shù)表決器版圖設(shè)計(jì)

希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX集成電路版圖設(shè)計(jì)課程設(shè)計(jì)報(bào)告課題名稱：三輸入多數(shù)表決器姓名：XXXX學(xué)號(hào)：21111111班級(jí)：電子科學(xué)與技術(shù)班希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX1.概述集成電路是一種微型電子器件或部件。它是采用一定的工藝，把一個(gè)電路中所需的晶體管等有源器件和電阻、電容等無源器件及布線互連在一起，制作在一小塊半導(dǎo)體晶片上，封裝在一個(gè)管殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的微型結(jié)構(gòu)；這樣，整個(gè)電路的體積大大縮小，且引出線和接點(diǎn)的數(shù)目也可控制、大為減少，從而使電子元件向著微小型化、低功耗和高可靠性方面邁進(jìn)一大步。目前，集成電路經(jīng)歷了小規(guī)模集成、中規(guī)模集成、大規(guī)模集成和超大規(guī)模集成。單個(gè)芯片上已經(jīng)可以制作包含臣大數(shù)量晶體管的、完整的數(shù)字系統(tǒng)。在整個(gè)集成電路設(shè)計(jì)過程中，版圖設(shè)計(jì)是其中重要的一環(huán)。它是把每個(gè)原件的電路表示轉(zhuǎn)換成集合表示，同時(shí)，元件間連接的線也被轉(zhuǎn)換成幾何連線圖形。對(duì)于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)劃分成若干個(gè)子版圖進(jìn)行設(shè)計(jì)，對(duì)每個(gè)子版圖進(jìn)行合理的規(guī)劃和布圖，子版圖之間進(jìn)行優(yōu)化連線、合理布局，使其大小和功能都符合要求。版圖設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計(jì)規(guī)則。設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計(jì)。在版圖設(shè)計(jì)過程中，要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。2.設(shè)計(jì)要求1).設(shè)計(jì)一個(gè)三輸入的多數(shù)表決器的版圖。希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX2)．分析三輸入多數(shù)表決器的功能及邏輯關(guān)系。3)．用與非門的形式構(gòu)建該表決器的電路圖。4)．利用EDA工具PDT畫出其相應(yīng)版圖。5)．利用幾何設(shè)計(jì)規(guī)則文件進(jìn)行在線DRC驗(yàn)證并修改版圖。3.電路分析根據(jù)三輸入多數(shù)表決器的功能要求設(shè)計(jì)如果同意則輸入1不同意輸入0三輸入表決器功能為有兩個(gè)或者兩個(gè)以上人同意則，則輸出1，否者輸出0,其真值表如下：AinBinCinOut00000010010001111000101111011111化簡(jiǎn)真值表得邏輯表達(dá)式表示并化簡(jiǎn)為：Out=ABC+ABC+ABC+ABC=AB+BC+AC=ABBCAC這樣可以用到三個(gè)兩輸入與非門和一個(gè)四輸入與非門，達(dá)到邏輯功能和晶體管數(shù)量最小化的效果，節(jié)約了版圖資源，減小了復(fù)雜程度。其邏輯電路圖很容易得出如下：希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX4.版圖設(shè)計(jì)版圖設(shè)計(jì)在一個(gè)重要環(huán)節(jié)，畫棒狀圖。其作用相當(dāng)于打草稿，可以減少不必要的錯(cuò)誤，同時(shí)提高工作效率。由電路圖可以畫出三輸入表決器的版圖棒狀圖如下：vddBCBCBACAC5.畫版圖1）LINUX系統(tǒng)下右擊鼠標(biāo)點(diǎn)擊“新建終端”；2）輸入“mkdir20074456”，新建一個(gè)名為20074456的文件夾；3）cp–rfile.tar20074456,將根目錄下file.tar文件拷貝到新建的文件夾里面；4）輸入“cd20074456”進(jìn)入工作目錄，讓知己的工作文件都在這個(gè)文件夾里生成希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX輸入“tarxvffile.tar”解壓文件夾file.tar到20074456；5）輸入“pdt”打開新建版圖路徑界面，新建的版圖libriryname是liling，cellname是liling1；6）按照棒形圖畫出版圖，注意同層間各區(qū)域的距離及其工藝參數(shù)，并標(biāo)注；7）畫好之后，進(jìn)行DRC驗(yàn)證；版圖設(shè)計(jì)規(guī)則檢查，是對(duì)IC版圖做幾何尺寸檢查，以確保電路能夠被特定加工工藝實(shí)現(xiàn)。結(jié)果如下圖：輸入“zse”，打開新建電路圖路徑界面，電路圖libriryname是liling2,cellname是liling3；8）用Mos管畫出三輸入表決器電路圖：希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX9）畫好之后，進(jìn)行ERC驗(yàn)證；電氣規(guī)則檢查，檢查電源、地的短路，懸空器件和節(jié)點(diǎn)特性。檢查無誤之后，生成lvs網(wǎng)表文件如下；希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX10）輸入“l(fā)dc-iinv.lvs”，進(jìn)行l(wèi)vs驗(yàn)證，再打開界面中修改其中五個(gè)地方，①在PRIMARY之后，將原來的內(nèi)容改為版圖的cellname，②在LIBRARY之后，將原來的內(nèi)容改為版圖的libraryname，③在第一個(gè)SCH—NETLIST之后，將原來的內(nèi)容改為電路圖的libraryname，④在第二個(gè)SCH—NETLIST之后，將原來的內(nèi)容改為電路圖的cellname，⑤將最后三行字符刪除。保存更改結(jié)果。開始跑運(yùn)行，版圖與電路圖一致性檢查，將版圖與電路圖對(duì)比，經(jīng)檢查電路的加連接，與MOS的寬長(zhǎng)比是否匹配。11）驗(yàn)證完之后，可查看驗(yàn)證結(jié)果，如果有錯(cuò)誤，可根據(jù)錯(cuò)誤原因和錯(cuò)誤出處進(jìn)行修改，直至驗(yàn)證結(jié)果正確。6.心得體會(huì)畫版圖，選擇比例比較重要。開始我們僅用了半天時(shí)間就畫出了版圖，但是由于畫的距離太近，沒有把握好各模塊減的距離導(dǎo)致了重畫。剛開始時(shí)候要希望對(duì)大家有所幫助，多謝您的瀏覽！希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對(duì)大家有所幫助，多謝您的瀏覽！授課：XXX每畫一步驗(yàn)證一下是否有錯(cuò)，當(dāng)各個(gè)區(qū)域都出來了以后就可以用復(fù)制粘貼的方法去畫。比如我已經(jīng)畫好了電源的n注入?yún)^(qū)，在下面畫n管時(shí)就可以直接復(fù)制n注入?yún)^(qū)，應(yīng)為前面區(qū)域大小已經(jīng)訂好，復(fù)制可以避免各層間的距離問題。而且當(dāng)管子要重復(fù)用時(shí)也可以復(fù)制以減少工作量和避免不必要的錯(cuò)誤。根據(jù)版圖再畫電路圖，版圖和電路圖之間要相對(duì)應(yīng)，如哪個(gè)PMOS或哪個(gè)NMOS有接電源或接地，輸入、輸出及電源符號(hào)等等。課程設(shè)計(jì)，提前畫棒狀圖是其中的關(guān)鍵一環(huán)，版圖大多是根據(jù)棒狀圖畫的；另外，合理的布局布線也比較重要，可以使