【MOOC】FPGA技術(shù)應(yīng)用-北京信息職業(yè)技術(shù)學(xué)院 中國大學(xué)慕課MOOC答案

【MOOC】FPGA技術(shù)應(yīng)用-北京信息職業(yè)技術(shù)學(xué)院中國大學(xué)慕課MOOC答案小測驗(yàn)1、【判斷題】采用熔絲和反熔絲工藝的器件可以反復(fù)編程使用。本題答案：【錯(cuò)誤】2、【判斷題】采用SRAM工藝的器件斷電后內(nèi)部數(shù)據(jù)會丟失。本題答案：【正確】3、【判斷題】PROM是易失性NVM器件。本題答案：【錯(cuò)誤】小測驗(yàn)1、【單選題】由生產(chǎn)廠家提供的功能固定的通用器件一般稱為（）。本題答案：【標(biāo)準(zhǔn)芯片】2、【單選題】選擇適當(dāng)?shù)墓に嚰夹g(shù)，針對某功能進(jìn)行電路優(yōu)化設(shè)計(jì)，使其性能更優(yōu)的芯片稱為（）。本題答案：【專用集成電路ASIC】3、【單選題】廠家提供通用芯片，用戶自行編程設(shè)計(jì)其功能的芯片稱為()。本題答案：【可編程邏輯器件】小測驗(yàn)1、【單選題】在SPLD的結(jié)構(gòu)圖中，在陣列橫線和豎線的交叉點(diǎn)上畫“X”，表示橫線與豎線是（）。本題答案：【可編程連通】2、【單選題】FPGA中文名稱為（）。本題答案：【現(xiàn)場可編程門陣列】3、【判斷題】對于一個(gè)四輸入的LUT，可實(shí)現(xiàn)任意4變量的邏輯功能。本題答案：【正確】小測驗(yàn)1、【單選題】下列哪個(gè)流程是基于EDA軟件的FPGA/CPLD一般設(shè)計(jì)流程（）。本題答案：【邏輯設(shè)計(jì)-設(shè)計(jì)輸入-邏輯綜合-功能仿真-布局布線-時(shí)序仿真-編程下載】2、【單選題】器件編程指（）。本題答案：【把生成的編程文件裝入可編程邏輯器件中?！?、【判斷題】電子系統(tǒng)設(shè)計(jì)方法特指自底向上的設(shè)計(jì)方法。本題答案：【錯(cuò)誤】第1周單元測驗(yàn)1、【單選題】主流FPGA都采用了基于（）工藝的（）結(jié)構(gòu)。本題答案：【SRAM，查找表】2、【單選題】FPGA的基本組成包括可配置的（）、可編程的I/O塊、可編程布線資源等。本題答案：【邏輯塊】3、【單選題】下列關(guān)于可編程邏輯器件說法正確的是（）。本題答案：【可編程邏輯器件從集成密度上可分為低密度和高密度兩大類?！?、【單選題】EDA的中文含義是（）。本題答案：【電子設(shè)計(jì)自動化】5、【單選題】對設(shè)計(jì)電路的邏輯功能進(jìn)行驗(yàn)證被稱為（）。本題答案：【功能仿真】6、【多選題】下列關(guān)于查找表LUT的說法正確的是（）。本題答案：【LUT本質(zhì)就是一個(gè)RAM，保存了邏輯電路的所有可能結(jié)果。#查找表是FPGA實(shí)現(xiàn)邏輯函數(shù)的基本邏輯單元，由若干個(gè)存儲單元和數(shù)據(jù)選擇器構(gòu)成?！?、【多選題】下列哪些器件屬于非易失性器件（）。本題答案：【PROM#CPLD#flash】8、【判斷題】包含延時(shí)信息的仿真稱為時(shí)序仿真。本題答案：【正確】9、【判斷題】現(xiàn)場可編程邏輯陣列FPGA技術(shù)由阿爾特拉Altera公司首創(chuàng)。本題答案：【錯(cuò)誤】小測驗(yàn)1、【單選題】如果要采用原理圖描述的方式進(jìn)行設(shè)計(jì)輸入，應(yīng)創(chuàng)建（）文件。本題答案：【BlockDiagram/SchematicFile】2、【多選題】下列哪些工程名是合法的（）。本題答案：【work_2#work2#work2_】3、【判斷題】應(yīng)用QuartusII軟件創(chuàng)建工程，為方便查找，工程可以直接存放在根目錄下。本題答案：【錯(cuò)誤】小測驗(yàn)1、【多選題】AnalysisSynthesis主要完成以下哪些任務(wù)（）。本題答案：【對設(shè)計(jì)文件進(jìn)行語法檢查、設(shè)計(jì)規(guī)則檢查#把原理圖或HDL代碼翻譯成邏輯表達(dá)式#用目標(biāo)芯片中的邏輯元件來實(shí)現(xiàn)邏輯表達(dá)式】2、【判斷題】功能仿真與具體所用芯片相關(guān)，是布局布線后的仿真。本題答案：【錯(cuò)誤】3、【判斷題】功能仿真主要用來驗(yàn)證設(shè)計(jì)電路的邏輯功能是否達(dá)到預(yù)期。本題答案：【正確】小測驗(yàn)1、【多選題】下列關(guān)于引腳分配的說法正確的是（）本題答案：【是把設(shè)計(jì)文件的輸入和輸出信號分配到FPGA器件引腳的過程。#需要考慮實(shí)際FPGA開發(fā)板上的外部連接資源，再決定如何分配引腳?！?、【多選題】QuartusII軟件生成的編程文件類型包括（）。本題答案：【sof#pof#jic】3、【判斷題】用JTAG方式下載到FPGA器件的SRAM中，掉電后信息會丟失。本題答案：【正確】小測驗(yàn)1、【單選題】常見的基本邏輯門在QuartusII自帶的（）庫中。本題答案：【primitives】2、【判斷題】在全加器設(shè)計(jì)中調(diào)用了半加器設(shè)計(jì)，全加器是頂層實(shí)體，半加器是底層實(shí)體。本題答案：【正確】第2周單元測驗(yàn)1、【單選題】QuartusII是（）公司的用于開發(fā)可編程邏輯器件的軟件。本題答案：【Intelaltera】2、【單選題】QuartusII中原理圖的文件類型是（）。本題答案：【bdf】3、【單選題】QuartusII軟件把邏輯綜合、布局布線等軟件集成在一起，稱為（）工具。本題答案：【編譯】4、【單選題】在線調(diào)試狀態(tài)下，選擇將配置數(shù)據(jù)裝入FPGA中的下載方式應(yīng)為（）。本題答案：【JTAG】5、【單選題】當(dāng)程序調(diào)試完成后，選擇（）下載方式將程序配置到FPGA芯片中。本題答案：【AS或JTAG】6、【多選題】下面對QuartusII工程命名正確的是（）。本題答案：【nand_2#nand_2_lx#nand_test】7、【多選題】下面（）文件不是應(yīng)用QuartusII自帶仿真工具進(jìn)行仿真需要?jiǎng)?chuàng)建的仿真激勵(lì)文件。本題答案：【Blockdiagram/SchematicFile#VerilogHDLFile#VHDLFile】8、【判斷題】時(shí)序仿真與功能仿真相比，其結(jié)果更接近實(shí)際電路行為。本題答案：【正確】9、【判斷題】fitter指用目標(biāo)芯片中的邏輯元件實(shí)現(xiàn)綜合后的邏輯表達(dá)式。本題答案：【錯(cuò)誤】小測驗(yàn)1、【單選題】下圖是全加器的邏輯電路圖，如果調(diào)用門級原語，（）可以實(shí)現(xiàn)圖中門電路3的邏輯設(shè)計(jì)。本題答案：【andu3(c1,a,b);】2、【多選題】關(guān)于線網(wǎng)型變量說法正確的是（）。本題答案：【表示硬件電路中元件間實(shí)際存在的物理連線。#wire型變量輸出值隨輸入值變化，不能暫存。#模塊沒有明確輸入、輸出變量的數(shù)據(jù)類型時(shí)，默認(rèn)為是位寬為1的wire型變量?！?、【判斷題】VerilogHDL語言對大小寫不敏感。本題答案：【錯(cuò)誤】小測驗(yàn)1、【單選題】整數(shù)型常量12’habc表示的意思是（）。本題答案：【該常量的二進(jìn)制位寬是12，用十六進(jìn)制數(shù)表示為abc】2、【多選題】parameterDATA_W=16;wire[DATA_W-1:0]PWdata,PRdata;對這兩句話理解正確的是（）。本題答案：【聲明了兩個(gè)wire線網(wǎng)型變量PWdata、PRdata#定義了一個(gè)參數(shù)常量DATA_W,代表16#PWdata和PRdata的位寬都是16，最高位標(biāo)號是15，最低位的標(biāo)號是0】3、【多選題】reg[15:0]music[19:0];這句話表示為（）。本題答案：【聲明了一個(gè)存儲器變量music。#music變量由20個(gè)reg型變量組成。#music的每一個(gè)reg型變量都是16位。】小測驗(yàn)1、【多選題】Adder_dataflowU0_FA(S[0],C0,A[0],B[0],C_1);對這句話理解正確的是（）。本題答案：【這是一個(gè)模塊實(shí)例引用語句。#被引用的子模塊名為Adder_dataflow。#子模塊在父模塊中的引用名為U0_FA。#子模塊和父模塊之間的端口信號的關(guān)聯(lián)方式是位置關(guān)聯(lián)。】2、【判斷題】當(dāng)一個(gè)模塊被其它模塊實(shí)例引用時(shí)，就形成了層次化結(jié)構(gòu)。被引用的模塊是父模塊。本題答案：【錯(cuò)誤】3、【判斷題】模塊只能以實(shí)例引用的方式嵌套在其它設(shè)計(jì)模塊中。本題答案：【正確】第3周單元測驗(yàn)1、【單選題】定義一個(gè)4位的輸出端口sum，以下（）表述是正確的。本題答案：【output[3:0]sum;】2、【單選題】Adder_dataflowU0_FA(S[0],C0,A[0],B[0],C_1);對這句話理解正確的是（）。本題答案：【子模塊和父模塊之間的端口信號的關(guān)聯(lián)方式是位置關(guān)聯(lián)。】3、【單選題】一個(gè)常數(shù)是4位二進(jìn)制數(shù)1101，在Verilog語言中表示為（）。本題答案：【4‘b1101】4、【單選題】（）是VerilogHDL語言規(guī)定的邏輯值，用來表示數(shù)字邏輯電路的邏輯狀態(tài)。本題答案：【1、0、x/X、z/Z】5、【單選題】除了endmodule語句外，VeriogHDL語言的語句和數(shù)據(jù)定義的最后必須有（）符號。本題答案：【;】6、【多選題】VerilogHDL模塊的端口包括（）。本題答案：【輸入端口input#輸出端口output#雙向端口inout】7、【多選題】fulladdfa0(.sum(sum[0]),.cout(c1),.a(a[0]),.b(b[0]),.cin(cin));對這句話理解正確的是（）。本題答案：【這是一個(gè)元件實(shí)例引用語句。#被調(diào)用的模塊名為fulladd，在父模塊中的引用名為fa0。#子模塊和父模塊的端口連接關(guān)系采用了名稱關(guān)聯(lián)的方式?！?、【判斷題】Verilog語言提供預(yù)定義的邏輯門原語用戶可以直接調(diào)用.本題答案：【正確】9、【判斷題】reg[3:0]cnt;//這句話表示定義了一個(gè)4位的reg型變量cnt,cnt的每一位表示為：cnt[3]、cnt[2]、cnt[1]、cnt[0]。本題答案：【正確】小測驗(yàn)1、【單選題】A=3B=4,則A=B的運(yùn)算結(jié)果為（）。本題答案：【1】2、【單選題】X=4‘b0001，Y=4'b0101則X||Y的結(jié)果是（）。本題答案：【1】3、【判斷題】數(shù)據(jù)流建模使用門級原語而不是表達(dá)式來描述設(shè)計(jì)。本題答案：【錯(cuò)誤】小測驗(yàn)1、【判斷題】應(yīng)用連續(xù)賦值語句assign賦值時(shí)，要求賦值符號的兩邊都必須是wire線網(wǎng)型變量。本題答案：【錯(cuò)誤】2、【判斷題】assignx=yz;只要y或z的值發(fā)生變化，表達(dá)式就立刻重新計(jì)算，并把計(jì)算結(jié)果賦值給x。本題答案：【正確】3、【判斷題】assign引導(dǎo)的賦值語句、initial塊、always塊屬于并行執(zhí)行的語句。本題答案：【正確】小測驗(yàn)1、【多選題】下面是四選一數(shù)據(jù)選擇器的部分代碼，補(bǔ)全代碼正確的是（）。always@(*)beginif(s==2'b00)y=p0;elseif(s==2'b01)y=p1;elseif(s==2'b10)y=p2;elsey=p3;end本題答案：【modulemux4_1(p3,p2,p1,p0,s,y);inputp3,p2,p1,p0;input[1:0]s;outputy;regy;......endmodule#modulemux4_1(inputp3,p2,p1,p0;input[1:0]s;outputregy;）......endmodule】2、【判斷題】在always塊中的過程語句中，賦值符號左邊的變量既可以為wire線網(wǎng)性，也可以是reg寄存器型。本題答案：【錯(cuò)誤】3、【判斷題】對于if...elseif...else語句，判斷的先后次序隱含著優(yōu)先級關(guān)系。本題答案：【正確】第4周單元測驗(yàn)1、【單選題】由連續(xù)賦值語句assign賦值的變量必須定位為（）數(shù)據(jù)類型。本題答案：【wire】2、【單選題】邏輯非運(yùn)算符用于對操作數(shù)取反，是（）運(yùn)算符。本題答案：【單目運(yùn)算符】3、【單選題】”10%3”的結(jié)果是（）。本題答案：【1】4、【單選題】如果變量A=4’b1101，則A2執(zhí)行的結(jié)果是（）。本題答案：【4’b0011】5、【單選題】編寫三人表決器設(shè)計(jì)，根據(jù)少數(shù)服從多數(shù)原則，以下代碼設(shè)計(jì)合理的是（）。注：1-贊成/通過0-反對/否決本題答案：【assignresult=d0+d1+d2;assignu=(result=2)?1’b1:1’b0;】6、【多選題】下列（）語句是并行執(zhí)行的。本題答案：【連續(xù)賦值語句#initial塊語句#always塊語句#實(shí)例引用語句】7、【多選題】下表為3線-8線譯碼器真值表，如果用行為級描述方式，應(yīng)用if語句描述該譯碼器的功能，下列代碼不合理的是（）。本題答案：【always@(A,G1,G2,G3)beginif(G1==0)Y=8’b1111_1111;elseif(G2)Y=8’b1111_1111;elseif(G3)Y=8'b1111_1111;else......end#regs;always@(A)begins=G2|G3;if(G1==0)Y=8’b1111_1111;elseif(s)Y=8’b1111_1111;else......end#wires;always@(*)begins=G2|G3;if(G1==0)Y=8’b1111_1111;elseif(s)Y=8’b1111_1111;else......end】8、【判斷題】在Verilog語言中，12是用十進(jìn)制數(shù)表示的整數(shù)型常量。本題答案：【正確】9、【判斷題】表達(dá)式有操作數(shù)和運(yùn)算符構(gòu)成，根據(jù)運(yùn)算符的含義計(jì)算出一個(gè)結(jié)果值。表達(dá)式中不包含等號。本題答案：【正確】小測驗(yàn)1、【單選題】如下圖所示為1-4數(shù)據(jù)分配器模塊和端口定義，以及真值表。下列用case語句描述正確的是（）。本題答案：【case({S1,S0})2'b00:beginY0=In;Y1=1'bz;Y2=1'bz;Y3=1'bz;end2'b01:beginY0=1'bz;Y1=In;Y2=1'bz;Y3=1'bz;end2'b10:beginY0=1'bz;Y1=1'bz;Y2=In;Y3=1'bz;end2'b11:beginY0=1'bz;Y1=1'bz;Y2=1'bz;Y3=In;endendcase】2、【判斷題】case語句中的各分支表達(dá)式的值可以相同。本題答案：【錯(cuò)誤】3、【判斷題】case語句中的分支表達(dá)式應(yīng)該包括控制表達(dá)式的所有可能取值，如果沒有全包括，就需要使用default語句項(xiàng)。本題答案：【正確】小測驗(yàn)1、【單選題】（）循環(huán)語句是無限循環(huán)語句。本題答案：【forever】2、【單選題】for(k=1;k7;k=k+1)......這個(gè)for語句會循環(huán)執(zhí)行（）次后面的循環(huán)語句。本題答案：【6】3、【多選題】（）循環(huán)語句一般不可綜合，通常用于仿真激勵(lì)模塊。本題答案：【while#repeat#forever】小測驗(yàn)1、【判斷題】將已設(shè)計(jì)存在的VerilogHDL模塊作為當(dāng)前電路模塊設(shè)計(jì)的子模塊，稱為結(jié)構(gòu)化建模方法，一般采用實(shí)例引用語句描述。本題答案：【正確】2、【判斷題】數(shù)據(jù)流建模提供了用邏輯表達(dá)式描述電路的一種方式，不必考慮電路的組成以及元件之間的連接，一般采用always過程塊語句描述。本題答案：【錯(cuò)誤】3、【判斷題】行為級描述方式側(cè)重對模塊的硬件電路了結(jié)構(gòu)的描述。本題答案：【錯(cuò)誤】第5周單元測驗(yàn)1、【單選題】下表為3線-8線譯碼器真值表，如果用行為級描述方式，在else分支中，如果采用case語句表述，正確的是（）。......always@*beginif(G1==0)Y=8’b1111_1111;elseif(G2|G3)Y=8’b1111_1111;else......end......本題答案：【case(A)3'b000:Y=8'b1111_1110;3'b001:Y=8'b1111_1101;3'b010:Y=8'b1111_1011;3'b011:Y=8'b1111_0111;3'b100:Y=8'b1110_1111;3'b101:Y=8'b1101_1111;3'b110:Y=8'b1011_1111;3'b111:Y=8'b0111_1111;default:Y=8'b1111_1111;endcase】2、【單選題】閱讀下面Verilog代碼段：reg[3:0]a;assigna=4’b1001;wirep,k;reg[2:0]m;assignk=a==4’b0010?1’b1:1’b0;always@(p)if(k==1’b0)m=3’h7;elsem=3’b001;按照定義a的位寬是（）。本題答案：【4】3、【單選題】接上題，按照定義a屬于（）類型的變量。本題答案：【reg寄存器型】4、【單選題】接上題，編譯會報(bào)錯(cuò)，錯(cuò)誤的根本原因是（）。本題答案：【a的數(shù)據(jù)類型不正確，應(yīng)該為wire線網(wǎng)型】5、【單選題】修改代碼后，m的取值是（）。本題答案：【3‘b111】6、【多選題】閱讀下面的程序:moduleAAA(a,b);outputrega;input[6:0]b;reg[2:0]sum;integeri;always@(b)beginsum=0;for(i=0;i=6;i=i+1)if(b[i])sum=sum+1;if(sum[2])a=1;elsea=0;endendmodule下列說法正確的是（）。本題答案：【變量i是整數(shù)型，用作循環(huán)計(jì)數(shù)變量。#for循環(huán)語句執(zhí)行的次數(shù)是7次?！?、【多選題】接上題，分析代碼后，可以得出以下那些結(jié)論（）。本題答案：【sum不是模塊的對外端口，而是模塊內(nèi)的變量。#sum用于統(tǒng)計(jì)輸入信號b中1的個(gè)數(shù)。#當(dāng)b信號含1的個(gè)數(shù)是4個(gè)及4個(gè)以上時(shí)，輸出端口a就為高電平。】8、【判斷題】行為級描述方式側(cè)重對模塊的硬件電路行為、功能的描述。本題答案：【正確】9、【判斷題】initial語句是一條面向仿真的過程語句，不能用來描述硬件邏輯電路的功能。本題答案：【正確】小測驗(yàn)1、【單選題】這是8線-3線優(yōu)先編碼器的部分代碼，根據(jù)其中的case語句的描述，改寫為if語句的描述，正確的是（）。......casez(I)8'b1???_????:beginY=3'b111;GS=1'b1;end8'b01??_????:beginY=3'b110;GS=1'b1;end8'b001?_????:beginY=3'b101;GS=1'b1;end8'b0001_????:beginY=3'b100;GS=1'b1;end8'b0000_1???:beginY=3'b011;GS=1'b1;end8'b0000_01??:beginY=3'b010;GS=1'b1;end8'b0000_001?:beginY=3'b001;GS=1'b1;end8'b0000_0001:beginY=3'b000;GS=1'b1;enddefault:beginY=3'b000;GS=1'b0;endendcase......本題答案：【if(I[7]==1)beginY=3'b111;GS=1'b1;endelseif(I[6]==1)beginY=3'b110;GS=1'b1;endelseif(I[5]==1)beginY=3'b101;GS=1'b1;endelseif(I[4]==1)beginY=3'b100;GS=1'b1;endelseif(I[3]==1)beginY=3'b011;GS=1'b1;endelseif(I[2]==1)beginY=3'b010;GS=1'b1;endelseif(I[1]==1)beginY=3'b001;GS=1'b1;endelseif(I[0]==1)beginY=3'b000;GS=1'b1;endelsebeginY=3'b000;GS=1'b0;end】2、【多選題】以下基于過程塊的組合邏輯建模的規(guī)范，正確的有（）。本題答案：【過程塊的輸出變量應(yīng)為reg型。#所有和輸出有關(guān)的輸入要寫在always的敏感事件列表中。#用且僅用一組完整條件分支給輸出賦值?！?、【判斷題】組合邏輯電路的輸出僅由輸入決定。本題答案：【正確】小測驗(yàn)1、【單選題】閱讀下列代碼，該模塊的功能是（）。modulecomp_2(data0,data1,gt,eq,lt);parameterN=8;input[N-1:0]data0,data1;outputreggt,eq,lt;always@(*)beigngt=0;eq=0;lt=0;if(data0data1)gt=1;if(data0==data1)eq=1;if(data0data1)lt=1;end本題答案：【數(shù)據(jù)比較器】2、【單選題】下列是基于過程塊的組合邏輯建模的代碼，設(shè)計(jì)正確的是（）。本題答案：【always@*if(clear)y=1'b0;elsey=ab;】3、【判斷題】譯碼指將二進(jìn)制編碼轉(zhuǎn)換為某一特定含義的信號（電路的某種狀態(tài)）。本題答案：【正確】小測驗(yàn)1、【單選題】使用共陽極七段數(shù)碼管顯示數(shù)字2，按a-b-c-d-e-f-g-dp格式，給數(shù)碼管賦值應(yīng)為（）。本題答案：【8'b0010_0101】2、【多選題】關(guān)于BCD碼以下敘述正確的是（）。本題答案：【BCD碼是一種用二進(jìn)制編碼表示十進(jìn)制數(shù)的編碼方法。#BCD碼采用4位二進(jìn)制位元表示十進(jìn)制數(shù)碼。#十進(jìn)制數(shù)36的BCD碼為：00110110】3、【多選題】關(guān)于七段數(shù)碼管的敘述正確的是（）。本題答案：【七段數(shù)碼管由a、b、c、d、e、f、g段和小數(shù)點(diǎn)dp共八個(gè)發(fā)光二極管組合而成。#共陽極數(shù)碼管指8個(gè)led的正極都連接到公共端，該公共端應(yīng)連接正電源VCC。#要想點(diǎn)亮共陰極數(shù)碼管的某段，需要給該段施加高電平?！康?周單元測驗(yàn)1、【單選題】設(shè)計(jì)一個(gè)能將四位二進(jìn)制數(shù)轉(zhuǎn)換成兩個(gè)BCD碼的電路，模塊名為_4bits2bcd，輸入端口為Bin，輸出端口為BCD1，BCD0，下面選項(xiàng)代碼編寫正確的是（）。本題答案：【module_4bits2bcd(Bin,BCD1,BCD0);input[3:0]Bin;output[3:0]BCD1,BCD2;......】2、【單選題】接上題，如果要完成設(shè)計(jì)，在（1）處應(yīng)填寫（）選項(xiàng)的代碼。reg[3:0]BCD1,BCD0;always@(Bin)begin{BCD1,BCD0}=8'h00;if(Bin10)begin(1)endelsebegin(2)endendendmodule本題答案：【BCD1=4'h0;BCD0=Bin;】3、【單選題】接上題，如果要完成設(shè)計(jì)，在（2）處應(yīng)填寫（）選項(xiàng)的代碼。本題答案：【BCD1=4'h1;BCD0=Bin-4'd10;】4、【單選題】使用共陽極七段數(shù)碼管顯示數(shù)字2，按a-b-c-d-e-f-g-dp格式，給數(shù)碼管賦值應(yīng)為（）。本題答案：【8'b0010_0101】5、【單選題】關(guān)于BCD碼以下敘述錯(cuò)誤的是（）。本題答案：【BCD碼就是8421碼。】6、【多選題】以下基于過程塊的組合邏輯建模的規(guī)范，正確的有（）。本題答案：【過程塊的輸出變量應(yīng)為reg型。#所有和輸出有關(guān)的輸入要寫在always的敏感事件列表中。#用且僅用一組完整條件分支給輸出賦值?！?、【多選題】關(guān)于七段數(shù)碼管的敘述正確的是（）。本題答案：【七段數(shù)碼管由a、b、c、d、e、f、g段和小數(shù)點(diǎn)dp共八個(gè)發(fā)光二極管組合而成。#共陽極數(shù)碼管指8個(gè)led的正極都連接到公共端，該公共端應(yīng)連接正電源VCC。#要想點(diǎn)亮共陰極數(shù)碼管的某段，需要給該段施加高電平?！?、【判斷題】阻塞賦值只能在always塊內(nèi)使用，非阻塞賦值可以在always塊外使用。本題答案：【錯(cuò)誤】9、【判斷題】譯碼指將二進(jìn)制編碼轉(zhuǎn)換為某一特定含義的信號（電路的某種狀態(tài)）。本題答案：【正確】小測驗(yàn)1、【多選題】關(guān)于鎖存器和觸發(fā)器的說法，正確的是（）。本題答案：【鎖存器和觸發(fā)器都是時(shí)序邏輯電路的基本單元電路。#鎖存器是一種對輸入信號電平敏感的存儲電路，其狀態(tài)的改變由輸入電平（高電平或低電平）觸發(fā)。#觸發(fā)器是一種對輸入時(shí)鐘脈沖的有效沿敏感的存儲電路，其狀態(tài)的改變由輸入時(shí)鐘脈沖有效沿（上升沿或下降沿）觸發(fā)?！?、【判斷題】時(shí)序邏輯電路是具有記憶功能的邏輯電路，其輸出與當(dāng)前輸入信號有關(guān)，與電路原來的狀態(tài)無關(guān)。本題答案：【錯(cuò)誤】3、【判斷題】時(shí)序邏輯電路由組合電路和觸發(fā)器組成。本題答案：【正確】小測驗(yàn)1、【單選題】要實(shí)現(xiàn)同步置位(高電平有效)、上升沿觸發(fā)的D觸發(fā)器設(shè)計(jì)：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（1）應(yīng)該填寫（）。本題答案：【@(posedgeclk)】2、【單選題】要實(shí)現(xiàn)同步置位(高電平有效)、上升沿觸發(fā)的D觸發(fā)器設(shè)計(jì)：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（2）應(yīng)該填寫（）。本題答案：【(set)】3、【單選題】要實(shí)現(xiàn)同步置位(高電平有效)、上升沿觸發(fā)的D觸發(fā)器設(shè)計(jì)：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（3）應(yīng)該填寫（）。本題答案：【q=data;】小測驗(yàn)1、【單選題】閱讀下面代碼，該移位寄存器的輸入、輸出方式屬于（）。moduleshift_reg(din,clk,clr,q);inputdin,clk,clr;outputreg[3:0]q;always@(posedgeclkornegedgeclr)beginif(clr==1'b0)q=4'b0000;elsebeginq={q[2:0],din};endendmodule本題答案：【串行輸入并行輸出】2、【單選題】閱讀下列代碼，回答問題：moduleshift_example(din,clk,load,rst,dout);inputclk,rst,load;input[3:0]din;outputdout;reg[3:0]tmp_reg;always@(posedgeclkornegedgerst)beginif(rst==1'b0)tmp_reg=4'b0000;elseif(load==1'b1)tmp_reg=din;elsebegintmp_reg=tmp_reg1;endendendmodule下列關(guān)于這個(gè)移位寄存器的說法正確的是（）。本題答案：【異步復(fù)位，低電平有效；同步置數(shù)，高電平有效】3、【判斷題】在硬件上，數(shù)據(jù)寄存器是一組可存儲二進(jìn)制數(shù)的觸發(fā)器。本題答案：【正確】第7周單元測驗(yàn)1、【單選題】閱讀下列代碼，回答問題：moduleshift_example(din,clk,load,rst,dout);inputclk,rst,load;input[3:0]din;outputdout;reg[3:0]tmp_reg;always@(posedgeclkornegedgerst)beginif(rst==1'b0)tmp_reg=4'b0000;elseif(load==1'b1)tmp_reg=din;elsebegintmp_reg=tmp_reg1;endendendmodule下列關(guān)于這個(gè)移位寄存器的說法正確的是（）。本題答案：【異步復(fù)位，低電平有效；同步置數(shù)，高電平有效】2、【單選題】接上題，橫線上應(yīng)填寫（）。本題答案：【assigndout=tmp_reg[3];】3、【單選題】要實(shí)現(xiàn)異步復(fù)位(低電平有效)、時(shí)鐘使能(高電平有效)、上升沿觸發(fā)的D觸發(fā)器設(shè)計(jì)：moduledff_s(data,rst,en,clk,q);inputdata,rst,en,clk;outputregq;always(1)beginif(2)q=1'b0;;elseif(3)q=data;endendmodule（1）應(yīng)該填寫（）。本題答案：【@(posedgeclkornegedgerst)】4、【單選題】接上題，（2）應(yīng)該填寫（）本題答案：【(rst==1'b0)】5、【單選題】接上題，（3）應(yīng)該填寫（）。本題答案：【(en==1'b1)】6、【多選題】避免電路中產(chǎn)生不期望的鎖存器的方法是（）。本題答案：【case多分支語句應(yīng)該包含default語句，使其表述完整。#if條件語句應(yīng)該包含else語句，是其表述完整。#always語句中賦值表達(dá)式右側(cè)參與賦值的信號都必須列在敏感事件表中?！?、【多選題】關(guān)于鎖存器和觸發(fā)器的說法，正確的是（）。本題答案：【鎖存器和觸發(fā)器都是時(shí)序邏輯電路的基本單元電路。#鎖存器是一種對輸入信號電平敏感的存儲電路，其狀態(tài)的改變由輸入電平（高電平或低電平）觸發(fā)。#觸發(fā)器是一種對輸入時(shí)鐘脈沖的有效沿敏感的存儲電路，其狀態(tài)的改變由輸入時(shí)鐘脈沖有效沿（上升沿或下降沿）觸發(fā)?！?、【判斷題】接上題，描述的是一個(gè)并行輸入、串行輸出的移位寄存器。本題答案：【正確】9、【判斷題】在硬件上，數(shù)據(jù)寄存器是一組可存儲二進(jìn)制數(shù)的觸發(fā)器。本題答案：【正確】小測驗(yàn)1、【多選題】閱讀下面計(jì)數(shù)器counter1的設(shè)計(jì)代碼，關(guān)于這個(gè)計(jì)數(shù)器說法正確的是（）。modulecounter1(clk,rst,en,load,din,cnt);inputclk,rst,en,load;input[3:0]din;outputreg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b1)cnt=4'b0000;elseif(en==1'b1)beginif(load==1'b1)cnt=din;elsecnt=cnt+1'b1;endelse;endendmodule本題答案：【該計(jì)數(shù)器為異步復(fù)位，且高電平有效。#該計(jì)數(shù)器可同步預(yù)置加載初始計(jì)數(shù)值din。#該計(jì)數(shù)器在滿足使能條件且load為低電平時(shí)，才開始計(jì)數(shù)?！?、【多選題】如果對上題的計(jì)數(shù)器進(jìn)行仿真的話，激勵(lì)信號編寫合理的是（）。H、10;end......I、......initialbeginrst=1'b1;din=4'b0101;J、35rst=1'b0;K、500$stop;endintialbeginen=1'b0;load=1'b0;L、50en=1'b1;M、20load=1'b1;N、20load=1'b0;endalwaysbeginclk=1'b0;O、10clk=1'b1;P、10;end......Q、......initialbeginrst=1'b1;din=4'b0101;R、35rst=1'b0;S、500$stop;endintialbeginen=1'b1;load=1'b0;T、20load=1'b1;U、20load=1'b0;endalwaysbeginclk=1'b0;V、10clk=1'b1;W、10;end......X、......initialbeginrst=1'b1;din=4'b0101;Y、35rst=1'b1;Z、500$stop;endintialbeginen=1'b1;load=1'b0;[、50en=1'b0;\、20load=1'b1;]、20en=1'b1;endalwaysbeginclk=1'b0;^、10clk=1'b1;_、10;end......本題答案：【......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b0;load=1'b0;#50en=1'b1;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......#......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b1;load=1'b0;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......】3、【判斷題】若某個(gè)計(jì)數(shù)器在m個(gè)狀態(tài)下循環(huán)計(jì)數(shù)，通常稱為模m計(jì)數(shù)器。本題答案：【正確】小測驗(yàn)1、【單選題】要設(shè)計(jì)一個(gè)把19.44MHz的時(shí)鐘分頻到8kHz的分頻電路，分頻系數(shù)是（）。本題答案：【2430】2、【單選題】接上題，如果采用折半計(jì)數(shù)的方法，達(dá)到分頻目的，則設(shè)計(jì)的二進(jìn)制計(jì)數(shù)器應(yīng)該為（）位。本題答案：【11】3、【判斷題】如果要進(jìn)行32分頻設(shè)計(jì)，則計(jì)數(shù)變量的應(yīng)該為4位，取該計(jì)數(shù)器的最高位輸出即可。本題答案：【錯(cuò)誤】第8周單元測驗(yàn)1、【單選題】要設(shè)計(jì)一個(gè)把19.44MHz的時(shí)鐘分頻到8kHz的分頻電路，分頻系數(shù)是（）。本題答案：【2430】2、【單選題】接上題，如果采用折半計(jì)數(shù)的方法，達(dá)到分頻目的，則設(shè)計(jì)的二進(jìn)制計(jì)數(shù)器應(yīng)該為（）位。本題答案：【11】3、【單選題】要實(shí)現(xiàn)把19.44MHz的時(shí)鐘分頻到8kHz的分頻電路功能，則(1)應(yīng)為（）。modulediv2430(clk,clkout);inputclk;outputregclkout;reg[10:0]cnt;always@(posedgeclk)beginif(cnt==11'b1214)(1);elsecnt=cnt+1'b1;endalways@(posedgeclk)beginif(cnt==(2))(3);else;endendmodule;本題答案：【cnt=0;】4、【單選題】接上題，（2）（3）應(yīng)填寫代碼（）。本題答案：【11‘d1214clkout=~clkout;】5、【單選題】這是一個(gè)計(jì)數(shù)器的關(guān)鍵代碼設(shè)計(jì)：......if(rst==1'b0)begingw=4‘b0000;sw=4'b0000;co=1'b0;endelseif(sw==4'b0101gw==4'b1000)begingw=4'b1001;co=1'b1;endelseif(sw==4'b0101gw==4'b1001)begingw=4'b0000;sw=4'b0000;co=1'b0;endelseif(gw==4'b1001)begingw=4'b0000;sw=sw+1'b1;endelsegw=gw+1'b1;......關(guān)于這段代碼說法正確的是（）。本題答案：【計(jì)數(shù)器的模為60】6、【多選題】閱讀下面計(jì)數(shù)器counter1的設(shè)計(jì)代碼，關(guān)于這個(gè)計(jì)數(shù)器說法正確的是（）。modulecounter1(clk,rst,en,load,din,cnt);inputclk,rst,en,load;input[3:0]din;outputreg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b1)cnt=4'b0000;elseif(en==1'b1)beginif(load==1'b1)cnt=din;elsecnt=cnt+1'b1;endelse;endendmodule本題答案：【該計(jì)數(shù)器為異步復(fù)位，且高電平有效。#該計(jì)數(shù)可同步預(yù)置加載初始計(jì)數(shù)值din。#該計(jì)數(shù)器在滿足使能條件且load為低電平時(shí)，才開始計(jì)數(shù)?！?、【多選題】如果對上題的計(jì)數(shù)器進(jìn)行仿真的話，激勵(lì)信號編寫合理的是（）。H、10;end......I、......initialbeginrst=1'b1;din=4'b0101;J、35rst=1'b0;K、500$stop;endintialbeginen=1'b0;load=1'b0;L、50en=1'b1;M、20load=1'b1;N、20load=1'b0;endalwaysbeginclk=1'b0;O、10clk=1'b1;P、10;end......Q、......initialbeginrst=1'b1;din=4'b0101;R、35rst=1'b0;S、500$stop;endintialbeginen=1'b1;load=1'b0;T、20load=1'b1;U、20load=1'b0;endalwaysbeginclk=1'b0;V、10clk=1'b1;W、10;end......X、......initialbeginrst=1'b1;din=4'b0101;Y、35rst=1'b1;Z、500$stop;endintialbeginen=1'b1;load=1'b0;[、50en=1'b0;\、20load=1'b1;]、20en=1'b1;endalwaysbeginclk=1'b0;^、10clk=1'b1;_、10;end......本題答案：【......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b0;load=1'b0;#50en=1'b1;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......#......initialbeginrst=1'b1;din=4'b0101;#35rst=1'b0;#500$stop;endintialbeginen=1'b1;load=1'b0;#20load=1'b1;#20load=1'b0;endalwaysbeginclk=1'b0;#10clk=1'b1;#10;end......】8、【判斷題】分頻器電路的本質(zhì)是計(jì)數(shù)器。本題答案：【正確】9、【判斷題】流水燈的設(shè)計(jì)采用了層次化建模方法。本題答案：【正確】第9周單元測驗(yàn)1、【單選題】在數(shù)字鐘設(shè)計(jì)中，要對50MHz晶振源進(jìn)行分頻，得到1000Hz的方波信號，分頻系數(shù)、計(jì)數(shù)范圍、計(jì)數(shù)變量的位寬應(yīng)為（）。本題答案：【500000~2499915】2、【單選題】現(xiàn)在要設(shè)計(jì)一個(gè)具有“分、秒、百分秒”計(jì)時(shí)功能的數(shù)字跑表，實(shí)現(xiàn)一個(gè)小時(shí)內(nèi)精確百分之一秒的計(jì)時(shí)，具有復(fù)位、暫停功能，將計(jì)時(shí)結(jié)果顯示到6個(gè)數(shù)碼管上。分析該數(shù)字跑表設(shè)計(jì)要求，關(guān)于功能模塊說法正確的是（）。本題答案：【秒、分計(jì)數(shù)模塊的計(jì)數(shù)范圍應(yīng)該是0-59，并且計(jì)滿60要產(chǎn)生一個(gè)進(jìn)位信號?！?、【單選題】接上題的秒表設(shè)計(jì)要求，關(guān)于模塊定義和端口定義，下列代碼表述正確的是（）。本題答案：【modulepaobiao(cp,reset,pause,sel,seg_code);inputcp,reset,pause;outputreg[3:0]sel;outputreg[7:0]seg_code;】4、【單選題】接上題，閱讀下列代碼,下列選項(xiàng)說法正確的是（）。always@(posedgeclkorposedgereset)beginif(reset==1'b1){ms_h,ms_l}=8'h00;elsebeginif(pause==1'b0)beginif(ms_l==4'd9)beginms_l=4'd0;if(ms_h==4'h9)ms_h=4'd0;elsems_h=ms_h+1'b1;endelsems_l=ms_l+1'b1;endendend本題答案：【pause是暫停信號，高電平時(shí)計(jì)數(shù)器停止計(jì)數(shù)】5、【單選題】接上題，閱讀下列代碼，下列選項(xiàng)表述錯(cuò)誤的是（）。always@(posedgeclkorposedgereset)beginif(reset==1'b1)beginflag=1'b0;endelsebeginif(ms_h==4'd9ms_l==4'd9)flag=1'b1;elseflag=1'b0;endend本題答案：【需要定義一個(gè)內(nèi)部變量flag，為reg型，位寬為4】6、【多選題】在現(xiàn)有的多功能數(shù)字鐘設(shè)計(jì)的基礎(chǔ)上，要增加定時(shí)鬧鐘功能，則定時(shí)鬧鐘模塊的輸入端口應(yīng)包括（）。本題答案：【根據(jù)要求，需要有3個(gè)時(shí)鐘脈沖輸入端口，其中1000Hz、500Hz脈沖信號作為鬧鐘提示音，另外輸入1Hz的時(shí)鐘脈沖信號用于定時(shí)定分。#需要有設(shè)置時(shí)、分的控制信號，當(dāng)這些信號生效時(shí)就可以設(shè)置時(shí)和分了。#需要有按鍵控制信號輸入，用于停止輸入鬧鈴音?！?、【多選題】接上題，為了比較設(shè)置的鬧鐘時(shí)間與鬧鐘當(dāng)前時(shí)間是否相等，編寫了一個(gè)8位比較器：module_8bitcomparator(equ,a,b);input[7:0]a,b;outputequ;assignequ=(a==b);endmodule需要下面（）選項(xiàng)的代碼才能實(shí)現(xiàn)鬧鐘設(shè)置時(shí)間和當(dāng)前時(shí)間是否相等的判斷。本題答案：【wirehour_equ,min_equ;wiretime_equ;_8bitcomparatoru3(hour_equ,set_hour_value,Hour);_8bitcomparatoru4(min_equ,set_min_value,Minute);assigntime_equ=(hour_equmin_equ);#wirehour_equ,min_equ;wiretime_equ;assignhour_equ=((set_hour_value==Hour)?1'b1:1'b0);assignmin_equ=((set_minute_value==Minute)?1'b1:1'b0);assigntime_equ=(hour_equmin_equ);】8、【判斷題】要設(shè)計(jì)計(jì)時(shí)精度較高的數(shù)字鐘，振蕩器通常選擇石英晶體，例如振蕩頻率為32768Hz的晶振。本題答案：【正確】9、【判斷題】為了保證視覺觀察的效果，在多功能數(shù)字鐘的設(shè)計(jì)中，動態(tài)掃描數(shù)碼管的時(shí)鐘頻率越快越好。本題答案：【錯(cuò)誤】第10周單元測驗(yàn)1、【單選題】某正弦信號數(shù)據(jù)存儲器ROM包括7位地址線，8位數(shù)據(jù)線，則()。本題答案：【該ROM的存儲深度為128，波形數(shù)據(jù)位寬為8位?！?、【單選題】如果ROM用2的3次冪個(gè)存儲單元存儲了正弦信號一個(gè)周期的數(shù)據(jù)，下列關(guān)于ROM輸出波形的頻率，說法錯(cuò)誤的是（）。本題答案：【輸出信號的頻率等于計(jì)數(shù)器時(shí)鐘信號頻率的8?！?、【單選題】方波的實(shí)現(xiàn)算法較簡單，可以在一個(gè)周期的中間位置翻轉(zhuǎn)電平即可。以下為源程序：modulesqu_wave(cpi,rst_n,address,q_square);inputcpi;inputrst_n;input[16:0]address;outputreg[11:0]q_square;always@(posedgecpiornegedgerst_n）if(!rst_n)q_square=12'h000;elsebegin;elseq_square=12'h000;endendmodule橫線內(nèi)容可以選擇（）。本題答案：【if(address=17'h0ffff)q_square=12'hfff;】4、【單選題】在Altera的FPGA器件內(nèi)部集成了一個(gè)或多個(gè)鎖相環(huán)PLL，可以用這些PLL與輸入的時(shí)鐘信號同步，并以其作為參考信號實(shí)現(xiàn)鎖相，輸出一個(gè)到多個(gè)同步倍頻或分頻的片內(nèi)時(shí)鐘，共系統(tǒng)使用。某FPGA開發(fā)板的輸入時(shí)鐘為50MHz，通過設(shè)置ALTPLL的結(jié)果如下：關(guān)于該結(jié)果，說法錯(cuò)誤的是（）。本題答案：【該鎖相環(huán)一共有三個(gè)時(shí)鐘輸出端，占空比都是50%，且無相移。】5、【單選題】為了使信號發(fā)生器能夠輸入模擬波形，還要D/A轉(zhuǎn)換電路的設(shè)計(jì)，關(guān)于D/A轉(zhuǎn)換電路的說法錯(cuò)誤的是（）。本題答案：【必須有DAC芯片】6、【多選題】以下關(guān)于QuartusII軟件提供的宏功能模塊，說法正確的是（）。本題答案：【用戶在設(shè)計(jì)時(shí)調(diào)用這些宏功能模塊，可以加快設(shè)計(jì)速度，提高資源利用率的目的。#這些宏功能模塊用戶是無法看到內(nèi)部設(shè)計(jì)，只能通過參數(shù)傳遞語句defparam將用戶設(shè)定的參數(shù)傳遞到該模塊內(nèi)部。#在許多設(shè)計(jì)中，必須利用宏功能模塊才可以使用一些FPGA器件中的特定硬件功能模塊，例如：嵌入式鎖相環(huán)PLL等?！?、【多選題】以下（）格式文件是QuartusIILPM_RAM或LPM_ROM使用的初始化格式文件。本題答案：【mif#hex#dat】8、【判斷題】在FPGA應(yīng)用設(shè)計(jì)中，SignalTapII嵌入式邏輯分析儀是一種類似于modelsim的仿真工具。本題答案：【錯(cuò)誤】9、【判斷題】在簡易信號發(fā)生器的設(shè)計(jì)中，通過改變地址計(jì)數(shù)器的步長達(dá)到改變輸出頻率的目的。本題答案：【正確】第11周單元測驗(yàn)1、【單選題】如果某個(gè)狀態(tài)機(jī)設(shè)計(jì)，需要定義4個(gè)狀態(tài)，下面編碼方案不可行的是（）。本題答案：【S0=3‘b001S1=3'b010S2=3'b100S3=4'b000】2、【單選題】要設(shè)計(jì)一個(gè)序列檢測器，將“101”序列從碼流中檢測出來，輸出高電平時(shí)表示檢測到指定序列，輸出低電平則表示未檢測到指定序列。下列（）狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)是合理的。本題答案：【】3、【單選題】接上題，下列關(guān)于這個(gè)序列檢測器的代碼設(shè)計(jì)，需要補(bǔ)充（）才完整。moduleSerial_Detect(inputclk,rst_n,vin,//Serialdateinputoutputregvout//Serialdetectflagoutput);localparams0=2'd0,s1=2'd1,s2=2'd2,s3=2'd3;reg[1:0]cstate,nstate;always@(posedgeclkornegedgerst_n)if(!rst_n)cstate=s0;elsecstate=nstate;always@(？)？always@(posedgeclkornegedgerst_n)if(!rst_n)vout=1'b0;elsecase(nstate)s0:vout=1'b0;s1:vout=1'b0;s2:vout=1'b0;s3:vout=1'b1;default:vout=1'b0;endcaseendmodule本題答案：【always@(cstateorvin)case(cstate)s0:nstate=vin?s1:s0;s1:nstate=vin?s1:s2;s2:nstate=vin?s3:s0;s3:nstate=vin?s1:s2;default:nstate=s0;endcase】4、【單選題】接上題，將這個(gè)序列檢測器設(shè)計(jì)簡化后，去掉了一個(gè)狀態(tài)，代碼如下：......always@(cstateorvin)case(cstate)s0:nstate=vin?s1:s0;s1:nstate=vin?s1:s2;s2:nstate=vin?s1:s0;default:nstate=s0;endcasealways@(posedgeclkornegedgerst_n)if(!rst_n)vout=1'b0;elsecase(nstate)s0:vout=1'b0;s1:vout=1'b0;s2:if(vin)vout=1'b1;elsevout=1'b0;default:vout=1'b0;endcaseendmodule對應(yīng)的狀態(tài)轉(zhuǎn)換圖應(yīng)為（）。本題答案：【】5、【單選題】閱讀下列代碼，關(guān)于這段代碼說法錯(cuò)誤的是（）。modulefsm_example(clk,rst_n,datain,result);inputclk，rst_n;inputdatain;outputregresult;parameterIDLE=2'b00;parameterS0=2'b01;parameterS1=2'b10;reg[1:0]curr_state,reg[1:0]next_state;always@(posedgeclkornegedgerst_n)//第一段beginif(~rst_n)curr_state=IDLE;elsecurr_state=next_state;endalways@(*)//第二段begincase(curr_state)IDLE:if(datain)next_state=S0;elsenext_state=IDLE;S0:if(datain)next_state=S1;elsenext_state=IDLE;S1:if(datain）next_state=S1;elsenext_state=IDLE;default:next_state=IDLE;endcaseendalways@(*)//第三段begincase(curr_state)IDLE:result=1'b0;S0:result=1'b0;S1:result=1'b1;default:result=1'b0;endcaseendendmodule本題答案：【用于序列檢測，當(dāng)連續(xù)輸入三個(gè)clk周期的高電平時(shí)，輸出result為高電平】6、【多選題】下列關(guān)于有限狀態(tài)機(jī)的說法正確的是（）。本題答案：【有限狀態(tài)機(jī)的狀態(tài)數(shù)量是有限的#任何時(shí)刻，狀態(tài)機(jī)只能處于一個(gè)狀態(tài)#狀態(tài)在同一時(shí)鐘跳變沿由當(dāng)前狀態(tài)轉(zhuǎn)向下一個(gè)狀態(tài)】7、【多選題】閱讀下列代碼，關(guān)于這段代碼說法正確的是（）。modulefsm_example(clk,rst_n,datain,result);inputclk，rst_n;inputdatain;outputregresult;parameterIDLE=2'b00;parameterS0=2'b01;parameterS1=2'b10;reg[1:0]curr_state,reg[1:0]next_state;always@(posedgeclkornegedgerst_n)//第一段beginif(~rst_n)curr_state=IDLE;elsecurr_state=next_state;endalways@(*)//第二段begincase(curr_state)IDLE:if(datain)next_state=S0;elsenext_state=IDLE;S0:if(datain)next_state=S1;elsenext_state=IDLE;S1:if(datain）next_state=S1;elsenext_state=IDLE;default:next_state=IDLE;endcaseendalways@(*)//第三段begincase(curr_state)IDLE:result=1'b0;S0:result=1'b0;S1:result=1'b1;default:result=1'b0;endcaseendendmodule本題答案：【這段代碼中定義了3個(gè)狀態(tài)：IDLE、S0、S1#第一個(gè)always語句塊將下一個(gè)狀態(tài)邏輯產(chǎn)生的狀態(tài)存入curr_state#第二、三個(gè)always語句塊均是組合邏輯，前者根據(jù)輸入和當(dāng)前狀態(tài)，產(chǎn)生next_state，后者根據(jù)當(dāng)前狀態(tài)產(chǎn)生輸出】8、【判斷題】狀態(tài)機(jī)包括Mealy和Moore兩種類型，其中電路的輸出與電路輸入及當(dāng)前的狀態(tài)都有關(guān)的狀態(tài)機(jī)是Mealy型。本題答案：【正確】9、【判斷題】One-Hot是狀態(tài)機(jī)的一種狀態(tài)編碼方案，其特點(diǎn)是當(dāng)前狀態(tài)改變時(shí)，狀態(tài)向量中僅一位發(fā)生變化。本題答案：【錯(cuò)誤】《FPGA技術(shù)應(yīng)用》結(jié)課考試1、【單選題】廠家提供通用芯片，用戶自行編程設(shè)計(jì)其功能的芯片稱為()。本題答案：【可編程邏輯器件】2、【單選題】下列哪個(gè)流程是基于EDA軟件的FPGA/CPLD一般設(shè)計(jì)流程（）。本題答案：【邏輯設(shè)計(jì)-設(shè)計(jì)輸入-邏輯綜合-功能仿真-布局布線-時(shí)序仿真-編程下載】3、【單選題】在線調(diào)試狀態(tài)下，選擇將配置數(shù)據(jù)裝入FPGA中的下載方式應(yīng)為（）。本題答案：【JTAG】4、【單選題】下圖是全加器的邏輯電路圖，如果調(diào)用門級原語，（）可以實(shí)現(xiàn)圖中門電路3的邏輯設(shè)計(jì)。本題答案：【andu3(c1,a,b);】5、【單選題】整數(shù)型常量12’habc表示的意思是（）。本題答案：【該常量的二進(jìn)制位寬是12，用十六進(jìn)制形式表示為abc】6、【單選題】X=4‘b0001，Y=4'b0101則X||Y的結(jié)果是（）。本題答案：【1】7、【單選題】由連續(xù)賦值語句assign賦值的變量必須定義為（）數(shù)據(jù)類型。本題答案：【wire】8、【單選題】下列語句屬于行為級描述方式常用語句是（）。本題答案：【always過程語句】9、【單選題】下表為3線-8線譯碼器真值表，如果用if語句描述功能，下面（）描述方式是合理的。moduledecoder3_8(G1,Y,G2,A,G3);inputG1,G2,G3;input[2:0]A;outputreg[7:0]Y;......本題答案：【always@*beginif(G1==0)Y=8’b1111_1111;elseif(G2|G3)Y=8’b1111_1111;else......end】10、【單選題】接上題，在else分支中，如果采用case語句表述，正確的是（）。本題答案：【case(A)3'b000:Y=8'b1111_1110;3'b001:Y=8'b1111_1101;3'b010:Y=8'b1111_1011;3'b011:Y=8'b1111_0111;3'b100:Y=8'b1110_1111;3'b101:Y=8'b1101_1111;3'b110:Y=8'b1011_1111;3'b111:Y=8'b0111_1111;default:Y=8'b1111_1111;endcase】11、【單選題】（）循環(huán)語句是無限循環(huán)語句。本題答案：【forever】12、【單選題】閱讀下列代碼，該模塊的功能是（）。modulecomp_2(data0,data1,gt,eq,lt);parameterN=8;input[N-1:0]data0,data1;outputreggt,eq,lt;always@(*)beigngt=0;eq=0;lt=0;if(data0data1)gt=1;if(data0==data1)eq=1;if(data0data1)lt=1;end本題答案：【數(shù)據(jù)比較器】13、【單選題】下列是基于過程塊的組合邏輯建模的代碼，設(shè)計(jì)正確的是（）。本題答案：【always@*if(clear)y=1'b0;elsey=ab;】14、【單選題】要實(shí)現(xiàn)同步置位(高電平有效)、上升沿觸發(fā)的D觸發(fā)器設(shè)計(jì)：moduledff_s(data,set,clk,q);inputdata,set,clk;outputregq;always(1)beginif(2)q=1'b1;else(3);endendmodule（1）應(yīng)該填寫（）。本題答案：【@(posedgeclk)】15、【單選題】接上題，（2）應(yīng)該填寫（）。本題答案：【(set)】16、【單選題】接上題，（3）應(yīng)該填寫（）。本題答案：【q=data;】17、【單選題】閱讀下面代碼，該移位寄存器的輸入、輸出方式屬于（）。moduleshift_reg(din,clk,clr,q);inputdin,clk,clr;outputreg[3:0]q;always@(posedgeclkornegedgeclr)beginif(clr==1'b0)q=4'b0000;elsebeginq={q[2:0],din};endendmodule本題答案：【串行輸入并行輸出】18、【單選題】要設(shè)計(jì)一個(gè)把19.44MHz的時(shí)鐘分頻到8kHz的分頻電路，分頻系數(shù)是（）。本題答案：【2430】19、【單選題】接上題，如果采用折半計(jì)數(shù)的方法，達(dá)到分頻目的，則設(shè)計(jì)的二進(jìn)制計(jì)數(shù)器應(yīng)該為（）位。本題答案：【11】20、【單選題】接上題，要實(shí)現(xiàn)該分頻電路的功能，則(1)應(yīng)為（）。modulediv2430(clk,clkout);inputclk;outputregclkout;reg[10:0]cnt;always@(posedgeclk)beginif(cnt==11'b1214)(1);elsecnt=cnt+1'b1;endalways@(posedgeclk)beginif(cnt==(2))(3);else;endendmodule;本題答案：【cnt=0;】21、【單選題】接上題，（2）（3）應(yīng)填寫代碼（）。本題答案：【11‘d1214clkout=~clkout;】22、【單選題】現(xiàn)在要設(shè)計(jì)一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，實(shí)現(xiàn)一個(gè)小時(shí)內(nèi)精確百分之一秒的計(jì)時(shí)，具有復(fù)位、暫停功能，將計(jì)時(shí)結(jié)果顯示到6個(gè)數(shù)碼管上。分析這個(gè)數(shù)字跑表，關(guān)于功能模塊說法正確的是（）。本題答案：【秒、分計(jì)數(shù)模塊的計(jì)數(shù)范圍應(yīng)該是0-59，并且計(jì)滿60要產(chǎn)生一個(gè)進(jìn)位信號。】23、【單選題】接上題，關(guān)于模塊定義和端口定義，下列代碼表述正確的是（）。本題答案：【modulepaobiao(cp,reset,pause,sel,seg_code);inputcp,reset,pause;outputreg[3:0]sel;outputreg[7:0]seg_code;】24、【單選題】接上題，閱讀下列代碼,下列選項(xiàng)說法正確的是（）。always@(posedgeclkorposedgereset)beginif(reset==1'b1){ms_h,ms_l}=8'h00;elsebeginif(pause==1'b0)beginif(ms_l==4'd9)beginms_l=4'd0;if(ms_h==4'h9)ms_h=4'd0;elsems_h=ms_h+1'b1;endelsems_l=ms_l+1'b1;endendend本題答案：【pause是暫停信號，高電平時(shí)計(jì)數(shù)器停止計(jì)數(shù)】25、【單選題】要設(shè)計(jì)一個(gè)序列檢測器，將“101”序列從碼流中檢測出來，輸出高電平時(shí)表示檢測到指定序列，輸出低電平則表示未檢測到指定序列。下列（）狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)是合理的。本題答案：【】26、【多選題】應(yīng)用QuartusII軟件，其中AnalysisSynthesis主要完成以下哪些任務(wù)（）。本題答案：【對設(shè)計(jì)文件進(jìn)行語法檢查、設(shè)計(jì)規(guī)則檢查#把原理圖或HDL代碼翻譯成邏輯表達(dá)式#用目標(biāo)芯片中的邏輯元件來實(shí)現(xiàn)邏輯表達(dá)式】27、【多選題】下列關(guān)于引腳分配的說法正確的是（）。本題答案：【是把設(shè)計(jì)文件的輸入和輸出信號分配到FPGA器件引腳的過程#需要考慮實(shí)際FPGA開發(fā)板上的外部連接資源，再決定如何分配引腳】28、【多選題】關(guān)于線網(wǎng)型變量說法正確的是（）。本題答案：【wire線網(wǎng)型變量表示硬件電路中元件間實(shí)際存在的物理連線。#wire型變量輸出值隨輸入值變化，不能暫存。#模塊沒有明確輸入、輸出變量的數(shù)據(jù)類型時(shí)，默認(rèn)為是位寬為1的wire型變量?！?9、【多選題】parameterDATA_W=16;wire[DATA_W-1:0]PWdata,PRdata;對這兩句話理解正確的是（）。本題答案：【聲明了兩個(gè)wire線網(wǎng)型變量PWdata、PRdata#定義了一個(gè)參數(shù)常量DATA_W,代表16#PWdata和PRdata的位寬都是16，最高位標(biāo)號是15，最低位的標(biāo)號是0】30、【多選題】reg[15:0]music[19:0];對這句話的理解為（）。本題答案：【聲明了一個(gè)存儲器變量music#music變量由20個(gè)reg型變量組成#music的每一個(gè)reg型變量都是16位】31、【多選題】下面是四選一數(shù)據(jù)選擇器的部分代碼，要補(bǔ)全代碼可以選擇（）。（？）always@(*)beginif(s==2'b00)y=p0;elseif(s==2'b01)y=p1;elseif(s==2'b10)y=p2;elsey=p3;end本題答案：【modulemux4_1(p3,p2,p1,p0,s,y);inputp3,p2,p1,p0;input[1:0]s;outputy;regy;......endmodule#modulemux4_1(inputp3,p2,p1,p0;input[1:0]s;outputregy;）......endmodule】32、【多選題】關(guān)于always過程塊的說法正確的是（）本題答案：【只要敏感事件表中的事件發(fā)生變化就會執(zhí)行always語句塊。#在always塊中的過程賦值語句中，賦值符號左邊的變量必須被定義成寄存器類型。】33、【多選題】閱讀下面計(jì)數(shù)器counter1的設(shè)計(jì)代碼，關(guān)于這個(gè)計(jì)數(shù)器說法正確的是（）。modulecounter1(clk,rst,en,load,din,cnt);inputclk,rst,en,load;input[3:0]din;outputreg[3:0]cnt;always@(posedgeclk)beginif(rst==1'b1)cnt=4'b0000;elseif(en==1'b1)beginif(load==1'b1)cnt=din;elsecnt=cnt+1'b1;endelse;endendmodule本題答案：【該計(jì)數(shù)器為異步復(fù)位，且高電平有效。#該計(jì)數(shù)器可同步預(yù)置加載初始計(jì)數(shù)值din。#該計(jì)數(shù)器在滿足使能條件且load為低電平時(shí)，才開始計(jì)數(shù)?！?4、【多選題】如果對上題的計(jì)數(shù)器進(jìn)行仿真的話，激勵(lì)信號編寫合理的是（）。H、10;end......I、......initialbeginrst=1'b1;din=4'b0101;J、35rst=1'b0;K、500$stop;endintialbeginen=1'b0;load=1'b0;L、50en=1'b1;M、20load=1'b1;N、20load=1'b0;en