數(shù)字電路-第-4-章-組合邏輯電路

第4章組合邏輯電路每一個數(shù)字信號的處理系統(tǒng)，都包含了許許多多的邏輯電路。一般邏輯電路大致可分為兩大類：一類是組合邏輯電路，一類是時序邏輯電路。教學要求

（1）掌握組合邏輯電路的分析和設(shè)計方法。（2）掌握常用組合邏輯電路功能器件（模塊）的邏輯功能及使用方法。（3）理解常用組合邏輯電路功能器件的工作原理。

（4）了解組合邏輯電路中的競爭與冒險現(xiàn)象。定義

組合邏輯電路：輸出僅由當前輸入決定，與電路以前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路，無記憶元件。時序邏輯電路：方框圖

特點(1)從電路結(jié)構(gòu)上看,基本由邏輯門電路組成；(2)不存在反饋，不包含記憶元件(觸發(fā)器)。

從邏輯功能上看,任一時刻的輸出僅僅與該時刻的輸入有關(guān)，與該時刻之前電路的狀態(tài)無關(guān)。即時輸入決定即時輸出。組合邏輯電路特點:常用組合模塊編碼器、譯碼器、加法器、數(shù)據(jù)選擇器、數(shù)值比較器、奇偶校驗器等。常用組合模塊（中規(guī)模集成電路）:4.1組合邏輯電路的分析4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3常用組合模塊的功能及應(yīng)用4.4組合電路中的競爭冒險分析的目的找出給定組合邏輯電路中輸出與輸入的關(guān)系，從而闡明組合邏輯電路的功能。

分析的步驟分析組合邏輯電路的目的，是確定已知電路的邏輯功能，其步驟是：①從輸入端入手，根據(jù)邏輯門電路的邏輯功能，逐級寫出各輸出端的邏輯函數(shù)表達式②化簡和變換邏輯表達式③列出真值表④確定邏輯功能。級數(shù)的概念級數(shù)：從某一輸入信號發(fā)生變換到引起輸出也發(fā)生變化所經(jīng)歷的邏輯門的最大數(shù)目。通常將輸入級作為第一級，順序推之。(1)(2)例邏輯圖邏輯表達式11最簡與或表達式化簡22從輸入到輸出逐級寫出例最簡與或表達式3真值表34電路的邏輯功能當輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。4例邏輯圖邏輯表達式最簡與或表達式BBACBABYYYYBY2Y1YBAYCBAY+++++=++==++=+=++=213321例真值表用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運算的關(guān)系。電路的邏輯功能4.2組合邏輯電路的設(shè)計4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3常用組合模塊的功能及應(yīng)用4.4組合電路中的競爭冒險設(shè)計步驟組合邏輯設(shè)計是組合邏輯分析的逆過程，由實際的邏輯問題(即邏輯功能要求)出發(fā)，最終得到滿足功能要求的最簡單組合邏輯電路圖。

什么是組合邏輯設(shè)計？

組合邏輯電路設(shè)計步驟SSI采用SSI的組合邏輯電路設(shè)計

首先將邏輯功能要求抽象成真值表的形式。由真值表可以很方便地寫出邏輯函數(shù)的表達式。在采用小規(guī)模器件時，通常將函數(shù)化簡成最簡與-或表達式，使其包含的乘積項最少，且每個乘積項所包含的因子數(shù)也最少。最后根據(jù)所采用的器件的類型進行適當?shù)暮瘮?shù)表達式變換，如變換成與非－與非表達式、或非－或非表達式、與或非表達式等。一、既有原變量又有反變量輸入

例：有一火災(zāi)報警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種不同類型的火災(zāi)探測器。為了防止誤報警，只有當其中兩種或兩種類型以上的探測器發(fā)生火災(zāi)探測信號時，報警系統(tǒng)才產(chǎn)生報警控制信號，試設(shè)計產(chǎn)生報警控制信號的電路。解：首先，指定變量并編碼：（邏輯抽象）

設(shè)A、B、C分別表示煙感、溫感、紫外光感三種探測器的探測信號，為報警控制電路的輸入，以1表示高電平，表示有火災(zāi)，0表示低電平，表示無火災(zāi)；設(shè)F為報警控制電路的輸出，以1表示高電平，表示有火災(zāi)報警，以0表示低電平，表示無火災(zāi)報警。例ABCF

0000

0010

0100

0111

1000

1011

1101

1111由此可列出真值表：寫出表達式：采用與非器件實現(xiàn)畫卡諾圖并化簡采用與非器件實現(xiàn)例畫邏輯電路圖采用或非器件實現(xiàn)若采用或非器件實現(xiàn)，可將F的與或表達式，變換為或與表達式。或在卡諾圖上圈0，直接得或與表達式：例兩次求反，得到畫邏輯電路圖采用與或非器件實現(xiàn)若采用與或非器件實現(xiàn)畫邏輯電路圖練習練習：設(shè)計一個監(jiān)測信號燈工作狀態(tài)的邏輯電路。這組信號燈分別為紅、黃、綠三盞。點亮狀態(tài)只允許為紅、黃和綠三種之一。其他狀態(tài)表示電路出現(xiàn)故障。要求電路能夠產(chǎn)生故障信號。練習練習二、只有原變量輸入，用與非門實現(xiàn)二、只有原變量沒有反變量輸入，且用與非門實現(xiàn)幾個名詞:

生成項

(多余項，添加項）尾部因子：是指每個乘積項中帶非號部分的因子為生成項

例例在只有原變量，沒有反變量輸入條件下，用與非門實現(xiàn)函數(shù)解用卡諾圖對函數(shù)進行化簡，如圖所示化簡結(jié)果為例兩次求反，得若既有原變量，又有反變量輸入，則得邏輯電路圖:例現(xiàn)在沒有反變量輸入，所以其邏輯電路如圖第1級反相器用來產(chǎn)生反變量，比前一個圖多了一級門，為3級門的電路結(jié)構(gòu)例上圖所示電路不是最佳結(jié)果。若對進行合并，得3級門的電路結(jié)構(gòu)，比上圖少4個反相器例實際上，還可以進一步處理。對進行一些代數(shù)處理，和為化簡中的多余項，這里稱為生成項，加入這些生成項后，函數(shù)值不會改變上式中例3級門的電路結(jié)構(gòu)，只需要4個與非門，就實現(xiàn)了F函數(shù)。*小結(jié)由此可以看出，在沒有反變量輸入的條件下，組合電路的結(jié)構(gòu)為3級門結(jié)構(gòu)：第1級為輸入級，與非門器件的多少，取決于函數(shù)中乘積項所包含的尾部因子種類的多少。（尾部因子是指每個乘積項中帶非號部分的因子）第2級為中間級或稱為與項級，所含器件的多少，取決于乘積項的多少。第3級為輸出級或稱為或項級。*只有原變量輸入，用與非門設(shè)計步驟：①

邏輯功能要求---真值表得邏輯函數(shù)表達式②

化簡得最簡與或式③

尋找全部生成項進行乘積項合并，若找到可以和其合并的乘積項（除尾部因子以外的其它變量因子完全相同的乘積項如）則這些生成項叫有用生成項，反之為無用生成項。④

進行尾部因子變換，盡可能減少尾部因子種類。⑤

兩次求反，得到與非－與非表達式。⑥畫出邏輯電路圖例*例對于有兩個或兩個以上的尾部因子，且沒有生成項或有生成項但無有用生成項時，采用：并項法或代替因子法減少尾部因子。*三、只有原變量輸入，用或非門實現(xiàn)三、只有原變量沒有反變量輸入，用或非門實現(xiàn)設(shè)計步驟：①求原函數(shù)的對偶函數(shù)F*

②采用與非器件的設(shè)計方法，求出F*的與非－與非表達式③再求F*的對偶式得F的或非－或非表達式*利用相關(guān)函數(shù)之間的關(guān)系①

利用原函數(shù)F求F的反函數(shù)。

F的反函數(shù)由2n個最小項中，除去F中已包含的最小項以外的全部最小項組成。②利用F的反函數(shù)求對偶函數(shù)F*

。

若F的反函數(shù)中最小項號碼為i，則F*

中最小項號碼為（2n－1）－i。（個數(shù)相同）③利用偶函數(shù)F*

求F，F(xiàn)=(F*)*原函數(shù)、反函數(shù)、對偶函數(shù)的最小項之間的關(guān)系*例例：在只有原變量沒有反變量輸入條件下,用或非門實現(xiàn)下列函數(shù)：解：①求原函數(shù)的對偶函數(shù)F*②采用與非器件的設(shè)計方法，求出F*的與非－與非表達式③再求F*的對偶式得F的或非－或非表達式*四、多輸出組合邏輯電路的設(shè)計1、什么是多輸出函數(shù)的組合邏輯電路?

它是一種同一組輸入變量下具有多個輸出的邏輯電路，其框圖見圖所示。A1A2AnF1F2Fm組合邏輯電路例2、多輸出函數(shù)組合邏輯電路的特殊點?

多輸出函數(shù)電路是一整體，從“局部”觀點看，每個單獨輸出電路最簡，從“整體”看未必最簡。因此從全局出發(fā)，應(yīng)確定各輸出函數(shù)的公共項，以使整個邏輯電路最簡。例

用與非門實現(xiàn)下列多輸出函數(shù)：

F1(A,B,C)=∑m(1，3，4，5，7)

F2(A,B,C)=∑m(3，4，7)任務(wù)：確定各單獨輸出函數(shù)的公共項

例F1(A,B,C)

=Σm(1，3，4，5，7)ABC000111100111111F2(A,B,C)

=Σm(3，4，7)ABC0001111001111例CBBCAABCF1F2例F1(A,B,C)

=Σm(1，3，4，5，7)ABC000111100111111F2(A,B,C)

=Σm(3，4，7)ABC0001111001111例CBBCAABCF1F2CBCABCF1F2?設(shè)計說明1、無反變量輸入問題，可通過加非門解決。與非門可作非門用。2、電路圖中相交的地方用“黑點”標注，沒有標注表示不相交3、最簡電路不一定是最佳電路3點說明：4.3常用組合模塊的功能及應(yīng)用4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3常用組合模塊的功能及應(yīng)用4.4組合電路中的競爭冒險常用組合模塊的功能及應(yīng)用常用組合邏輯功能器件包括全加器、編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、奇偶檢驗/產(chǎn)生器等。對于這些邏輯器件除了掌握其基本功能外，還必須了解其使能端、擴展端，掌握這些器件的應(yīng)用。全加器的功能及應(yīng)用

兩個二進制數(shù)之間的算術(shù)運算無論是加、減、乘、除，目前在計算機中都是化成若干步加法運算進行的。因此，全加器和半加器是構(gòu)成算術(shù)運算器的基本單元。1、半加器能對兩個1位二進制數(shù)進行相加，而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位2、全加器

能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。全加器的輸出函數(shù)全加器的輸出函數(shù)全加器的邏輯圖和邏輯符號3、串行進位加法器實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。4、并行進位加法器（超前進位加法器）

各位進位信號Y2、Y3、Y4、CO4的產(chǎn)生，均只需要經(jīng)歷一級與非門和一級與或非門的延遲時間，比逐位進位的全加器大大縮短了時間。超前進位的產(chǎn)生4位超前進位全加器4位超前進位全加器集成電路有：CT54283/CY74283、CT54S283/CY74S283、CT54LS283/CY74LS283、CC4008等。4位全加器邏輯符號5、采用全加器實現(xiàn)組合邏輯函數(shù)例4-10設(shè)計將8421BCD碼轉(zhuǎn)換為余3BCD碼的碼制轉(zhuǎn)換電路。（P154）BCD碼+0011=余3碼例4-11(P155)例用全加器實現(xiàn)兩個1位8421BCD碼十進制加法運算解：十進制數(shù)的加法和8421BCD碼的4位二進制加法差異3+5=80

0

1

101011

0

0

06+7=138+9=170

1

1

001111

1

0

11

0

0

010011

0

0

011

1

0

101101

0

0

1110

0

0

101101

0

1

11加6修正:例4-11第一部分和第三部分均由4位全加器實現(xiàn)。第二部分判別信號的產(chǎn)生，應(yīng)在4位8421BCD相加有進位信號CO產(chǎn)生時，或者和數(shù)在10～15的情況下產(chǎn)生修正控制信號F，所以F應(yīng)為電路由三個部分組成：第一部分進行加數(shù)和被加數(shù)相加；第二部分判別是否加以修正，即產(chǎn)生修正控制信號；第三部分完成加6修正。用與非門實現(xiàn)F函數(shù)例4-11用全加器實現(xiàn)兩個1位8421BCD碼十進制加法運算編碼器的功能及應(yīng)用編碼：在選定的一系列二進制數(shù)碼中，賦予每個二進制數(shù)碼以某一固定含義。字符編碼：在電子設(shè)備中將字符變換成二進制數(shù)碼二-十進制編碼：用二進制數(shù)碼表示十進制數(shù)編碼器：實現(xiàn)編碼功能的電路當m>n時，編碼器，當m<n時，譯碼器編、譯碼器的通用邏輯符號編碼器的分類編碼器的邏輯功能：是把輸入的每一個高、低電平信號，編成一個對應(yīng)的二進制代碼。按有無優(yōu)先級可分為：普通編碼器：

在普通編碼器中，任何時刻只允許輸入一個編碼信號，否則將會發(fā)生混淆。優(yōu)先編碼器：

在優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信號，但是只對其中優(yōu)先級最高的一個進行編碼。普通編碼器三位二進制普通編碼器的框圖1、三位二進制普通編碼器普通編碼器的真值表三位二進制普通編碼器的真值表優(yōu)先編碼器2、8線-3線優(yōu)先編碼器（P121）ST為使能(允許)輸入端，低電平有效，當ST=0時，電路允許編碼；當ST=1時，電路禁止編碼Ys和YEX為使能輸出端和擴展輸出，主要用于級聯(lián)和擴展。優(yōu)先編碼器如果不考慮附加信號電路則由電路可寫出輸出Y與輸入IN的關(guān)系：輸出Y與輸入IN的關(guān)系：優(yōu)先編碼器真值表8線–3線優(yōu)先編碼器真值表如下表所示(反碼形式)優(yōu)先編碼器中允許同時在幾個輸入線上加輸入信號，在幾個輸入線上同時出現(xiàn)輸入信號時，只對其中優(yōu)先權(quán)最高的一個輸入信號進行編碼。分析真值表，那個優(yōu)先級最高？國標編碼器的邏輯符號8線–3線優(yōu)先編碼器邏輯符號如下所示:ST為使能(允許)輸入端，低電平有效,當ST=0時，電路允許編碼,當ST=1時，電路禁止編碼Ys和YEX為使能輸出端和擴展輸出，主要用于級聯(lián)和擴展。優(yōu)先編碼器的擴展由兩片8線-3線優(yōu)先編碼器擴展為16線-4線的優(yōu)先編碼器分析該電路圖高位片和低位片工作情況(P122)中規(guī)模優(yōu)先編碼器常用的中規(guī)模優(yōu)先編碼器有：8線-3線優(yōu)先編碼器：CT54148/CT74148、CT54LS148/CT74LS148、CC453210線-4線優(yōu)先編碼器：CT54147/CT74147、CT54LS147/CT74LS147、CC40147譯碼器的功能及應(yīng)用

譯碼是編碼的逆過程，它根據(jù)輸入編碼，確定相應(yīng)輸出信號的電平。實現(xiàn)譯碼的邏輯器件被稱為譯碼器。譯碼器的分類根據(jù)所完成的邏輯功能，譯碼器可分為：1、二進制譯碼器（變量譯碼器）2、碼制譯碼器（二-十進制譯碼器）3、顯示譯碼器變量譯碼器

設(shè)二進制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器或完全譯碼器。二進制譯碼器2線-4線譯碼器2線-4線譯碼器真值表說明：2線-4線譯碼器4個輸出包含了2個變量的4個最小項。邏輯符號2－4線譯碼器

邏輯符號擴展為3線-8線譯碼器2線-4線擴展為3線-8線譯碼器合理地應(yīng)用選通端可以擴大其邏輯功能對A2=0與A2＝1進行分析2線-4線譯碼器真值表3-8線譯碼器3-8線譯碼器3線-8線譯碼器邏輯符號真值表3-8線譯碼器真值表為選通端。為高電平有效，為低電平有效。當使能端為有效電平時，3線-8線譯碼器各輸出端的函數(shù)式為：Y0=A2A1A0=m0Y2=A2A1A0=m2Y1=A2A1A0=m1Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7中規(guī)模集成變量譯碼器常用的中規(guī)模集成電路譯碼器有：

雙2線-4線譯碼器

CT54S139/CT74S139、CT54LS139/CT74LS139、

3線-8線譯碼器

CT54S138/CT74S138、CT54LS138/CT74LS138、CC74HC138;

4線-16線譯碼器

CT54154/CT74154、CC74HC154作為數(shù)據(jù)分配器多路發(fā)送信道多路接收時分多路傳輸MUXDX變量譯碼器可以作為數(shù)據(jù)分配器使用數(shù)據(jù)分配器(DataDistributor)的邏輯功能是將一路輸入數(shù)據(jù)，根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。因此，它實現(xiàn)的是時分多路傳輸電路中接收端電子開關(guān)的功能，故又稱為解復器(Demultiplexer)，并用DX來表示。4輸出的數(shù)據(jù)分配器數(shù)據(jù)分配器邏輯符號2線-4線譯碼器中：A1與A0作為分配地址，端輸入數(shù)據(jù)D就構(gòu)成了4輸出的數(shù)據(jù)分配器。2線-4線譯碼器真值表碼制譯碼器二-十進制譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應(yīng)的10個信號，用Y9～Y0表示。由于二-十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。8421BCD碼譯碼器把二-十進制代碼翻譯成10個十進制數(shù)字信號的電路，稱為二-十進制譯碼器。碼制譯碼器（二-十進制譯碼器）真值表4線-10線譯碼器真值表邏輯符號4線-10線譯碼器邏輯符號譯碼器的功能擴展利用BIN/OCT和BCD/DEC構(gòu)成5線-32線譯碼器中規(guī)模集成碼制譯碼器二-十進制譯碼器：CT5442/CT7442、CTLS5442/CTLS7442、CC74HC42等顯示譯碼器

用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號，翻譯成人們習慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。常用的是七段顯示器件：由發(fā)光二極管組成數(shù)碼顯示電路共陰極和共陽極的7段數(shù)碼顯示電路邏輯圖七段顯示譯

碼器邏輯圖七段顯示譯碼器邏輯符號七段顯示譯碼器邏輯符號LT為燈測試輸入；RBI為滅零輸入；BI/RBO為雙重功能端口，BI為消隱輸入，RBO為滅零輸出。數(shù)碼譯碼顯示系統(tǒng)數(shù)碼譯碼顯示系統(tǒng)中規(guī)模集成顯示譯碼器顯示譯碼電路是最常用的功能器件，有許多中規(guī)模集成器件。例如：CT5448/CT7448、CT54LS48/CT74LS48、CT5449/CT7449、CT54LS49/CT74LS49、CT54246/CT74246、CT54247/CT74247、CT54LS247/CT74LS247、CT54248/CT74248、CT54LS248/CT74LS248、CT54249/CT74249、CT54LS249/CT74LS249、以及CC4513、CC4547、CC4055等利用譯碼器實現(xiàn)組合邏輯函數(shù)一個n變量的完全譯碼器（即變量譯碼器）的輸出，包含了n變量的所有最小項。例如3線-8線譯碼器8個輸出，包含了3個變量的所有最小項。用n變量譯碼器加上輸出門，就能獲得任何形式的輸入變量不大于n的組合邏輯函數(shù)。例4-9（P153）例

用變量譯碼器實現(xiàn)一組多輸出函數(shù)解：當使能端為有效電平時，3線-8線譯碼器各輸出端的函數(shù)式為：Y0=A2A1A0=m0Y2=A2A1A0=m2Y1=A2A1A0=m1Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7

因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)組合邏輯函數(shù)。例4-9本題F1、F2、F3均為三變量函數(shù)，首先令函數(shù)的輸入變量ABC=A2A1A0，然后將F1、F2

、F3變換為譯碼器輸出的形式。將多輸出函數(shù)寫成最小項表達式，并進行變換，則：例4-9

用譯碼器實現(xiàn)的電路圖練習練習：試利用3線－8線譯碼器產(chǎn)生一組多輸出邏輯函數(shù)解：當使能端為有效電平時，3線—8線譯碼器各輸出端的函數(shù)式為：Y0=A2A1A0=m0Y2=A2A1A0=m2Y1=A2A1A0=m1Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7將Z1~Z4化為最小項之和的形式：Z1=ABC+ABC+ABC+ABC=m3+m4+m5+m6Z2=ABC+ABC+ABC=m1+m3+m7Z3=ABC+ABC+ABC+ABC=m3+m4+m5+m6+m7Z4=ABC+ABC+ABC+ABC=m0+m2+m4+m7經(jīng)轉(zhuǎn)換得：Z1=m3m4m5m6Z2=m1m3m7Z3=m3m4m5m6m7Z4=m0m2m4m7STBSTCSTA比較器的功能及應(yīng)用比較器：用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器。數(shù)值比較器通用邏輯符號一位數(shù)值比較器將兩個一位數(shù)A和B進行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應(yīng)有兩個輸入端：A和B；三個輸出端：FA>B,FA<B和FA=B。1.一位數(shù)值比較器一位比較器邏輯圖真值表輸入輸出ABF

A>BFA<BF

A=B00011011001001001001

假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如下表所示。

4位數(shù)值比較器①邏輯結(jié)構(gòu)?數(shù)據(jù)輸入A3---A0，B3---B0：用做比較的數(shù)據(jù)(4位)

?級聯(lián)輸入A<B，A=B，A>B：擴展連接時使用。(實現(xiàn)4位以上數(shù)碼比較時，輸入低位芯片的比較結(jié)果)

比較結(jié)果輸出FA<B，F(xiàn)A=B，F(xiàn)A>B：三個輸出中只有一個高電平，它代表兩個數(shù)據(jù)的比較結(jié)果。

邏輯符號②邏輯符號比較器的功能表③邏輯功能表提示：在進行四位數(shù)比較時(1片74LS85工作時)，必須將級聯(lián)輸入A<B和A>B接地，A=B接高電平。

比較器的功能擴展

a、串聯(lián)方式擴展例如，將兩片四位比較器擴展為八位比較器?？梢詫善酒?lián)連接，即將低位芯片的輸出端FA>B,FA<B和FA=B分別去接高位芯片級聯(lián)輸入端的A>B,A<B和A=B，如圖所示。這樣，當高四位都相等時，就可由低四位來決定兩數(shù)的大小。四位比較器擴展為八位比較器

④擴展

功能擴展b并聯(lián)方式擴展

四位比較器擴展為十六位比較器分析：兩級比較法——第一級的四個比較器(4位)并行比較，每個的比較結(jié)果接第二級比較器(4位)，16位的最終比較結(jié)果由第二級輸出。數(shù)據(jù)選擇器的功能及應(yīng)用數(shù)據(jù)選擇器：能從多個數(shù)據(jù)輸入中選擇出其中一個進行傳輸?shù)碾娐?。（也稱多路選擇器或多路開關(guān)）數(shù)據(jù)選擇器通用邏輯符號雙4選1數(shù)據(jù)選擇器邏輯電路：功能及輸出邏輯符號1D32D31101D22D21001D12D10101D02D000000××11Y

2Y

A1A0EN雙4選1數(shù)據(jù)選擇器的真值表8選1數(shù)據(jù)選擇器常用的8選1數(shù)據(jù)選擇器，有：CT54151/CT74151、CT54S151/CT74S151、CT54LS151/CT74LS151、CT54152/CT74152、CC4512等8選1數(shù)據(jù)選擇器邏輯符號8選1數(shù)據(jù)選擇器的真值表注意表達式中總是最小項乘以Di的形式功能及輸出數(shù)據(jù)選擇器的擴展利用選通端實現(xiàn)功能擴展≥1A2A1A01Y2YY000D00D0001D10D1010D20D2011D30D31000D4D41010D5D51100D6D61110D7D7該電路實現(xiàn)的是將一個雙4選1數(shù)據(jù)選擇器擴展為一個8選1數(shù)據(jù)選擇器的功能。數(shù)據(jù)選擇器的擴展數(shù)據(jù)選擇器的應(yīng)用A用作多路數(shù)字開關(guān)B實現(xiàn)數(shù)據(jù)并/串變換C實現(xiàn)組合邏輯函數(shù)數(shù)據(jù)選擇器的應(yīng)用Q2Q1Q0F

000001010011100101110111D0

D1

D2

D3

D4

D5

D6

D7

MUX74151

A2A1A0

YYD0D1D2D3D4D5D6D7Q2Q1Q08進制計數(shù)器F0D0D1D2D3D4D5D6D7并行輸入串行輸出實現(xiàn)數(shù)據(jù)并/串變換實現(xiàn)組合邏輯函數(shù)（P147）用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的兩種情況：1、用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量邏輯函數(shù)（m≤n）2、用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量的組合邏輯函數(shù)（m>n）實現(xiàn)組合邏輯函數(shù)1、用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量邏輯函數(shù)（m≤n）對于n個地址輸入的MUX，其表達式為對于8選1的數(shù)據(jù)選擇器，其表達式為采用8選1的數(shù)據(jù)選擇器，可以實現(xiàn)任意3輸入變量的組合邏輯函數(shù)。(m=n=3)實現(xiàn)組合邏輯函數(shù)任何一個具有m個輸入變量的邏輯函數(shù)都可以用最小項之和來表示：

m為函數(shù)的輸入變量數(shù)，n為選用的MUX的地址輸入端數(shù)。當m=n時，只要將函數(shù)的輸入變量A、B、C、…依次接到MUX的地址輸入端，根據(jù)函數(shù)F所需要的最小項，確定MUX中Di的值(0或1)即可；當m＜n時，將MUX的高位地址輸入端接地，其余同上。

例例

試用8選1MUX實現(xiàn)邏輯函數(shù)：解：首先求出F的最小項表達式。將F填入卡諾圖，將F的卡諾圖與8選1的數(shù)據(jù)選擇器的卡諾圖（右圖）進行比較例令A(yù)2=A，A1=B，A0=C，令D1=D2=D3=D4=D5=D7=1，D0=D6=0。用8選1MUX實現(xiàn)函數(shù)F的邏輯圖如圖所示。需要注意的是，因為函數(shù)F中各最小項的標號是按A、B、C的權(quán)為4、2、1寫出的，因此A、B、C必須依次加到A2、A1、A0端。練習練習：試用8選1MUX實現(xiàn)邏輯函數(shù)：即D0=D6=D3=D4=D5=D7=0，D1=D2=1實現(xiàn)組合邏輯函數(shù)2、用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量的組合邏輯函數(shù)（m>n）1）擴展法2）降維圖法擴展法實現(xiàn)組合邏輯函數(shù)擴展法:合理利用使能端擴展功能的方法，將2n選1的數(shù)據(jù)選擇器擴展為2m選1的數(shù)據(jù)選擇器。再實現(xiàn)邏輯函數(shù)。例例試用8選1MUX實現(xiàn)邏輯函數(shù)：解(A=0時選通低位片1，A=1時選通高位片2)上式中，第一項在A=0時成立，即片1工作，括號內(nèi)為關(guān)于B、C、D的4個最小項m0,m3,m6,m7；第二項在A=1時成立，即片2工作，括號內(nèi)為關(guān)于B、C、D的4個最小項m2,m3,m5,m6。8選1數(shù)據(jù)選擇器有3個地址端，8個數(shù)據(jù)輸入端，而4變量函數(shù)一共有16個最小項，所以采用8選1數(shù)據(jù)選擇器擴展成16選1數(shù)據(jù)選擇器。例可知片1的D0=D3=D6=D7=1,D1=D2=D4=D5=0片2的D2=D3=D5=D6=1,D0=D1=D4=D7=0將上式兩括號中的內(nèi)容與片1、2的邏輯函數(shù)關(guān)系式相比：降維圖法實現(xiàn)組合邏輯函數(shù)降維圖法在一個函數(shù)的卡諾圖中，函數(shù)的所有變量均為卡諾圖的變量，圖中每一個最小項小方格，都填1或0或任意項×。一般將卡諾圖的變量數(shù)稱為該圖的維數(shù)。如果把某些變量也作為卡諾圖小方格內(nèi)的值，則會減少卡諾圖的維數(shù)，這種卡諾圖稱為降維卡諾圖，簡稱降維圖。作為降維圖小方格中值的那些變量稱為記圖變量。降維圖法舉例例：降維（P150）降維方法降維方法總結(jié)：如果記圖變量為X，對于原卡諾圖（或降維圖）中，當X＝0時，原圖單元值為F，X＝1時，原圖單元值為G，則在新的降維圖中對應(yīng)的降維圖單元中填入子函數(shù)XF＋XG。說明：F和G可以為0，可以為1，可以為某另一變量，也可以為某一函數(shù)。例4-7（P151）例用8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)(注意修正例題中錯誤)解第一步作出F的卡諾圖，并降維例4-7在F的卡諾圖中，以D為記圖變量，得到3維的降維圖第二步將函數(shù)降維圖與8選1數(shù)據(jù)選擇器卡諾圖比較，得到8選1數(shù)據(jù)選擇數(shù)據(jù)輸入端例4-7第三步畫出邏輯電路圖，例4-8（P151）例用8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)解第一步，作出F的卡諾圖及其降維圖例4-8例4-8第二步，將3變量降維圖與8選1數(shù)據(jù)選擇器卡諾圖相比較，得例4-8第三步采用8選1數(shù)據(jù)選擇器，構(gòu)成的邏輯電路圖如下圖所示例4-8對于此例，也可以采用同一規(guī)格的4選1數(shù)據(jù)選擇器來實現(xiàn)，變換成2變量降維圖，如下圖所示。例4-8以A，B輸入變量作為4選1數(shù)據(jù)選擇器的地址，以C、D、E作為記圖變量。則子函數(shù)分別為：必須選用3片4選1數(shù)據(jù)選擇器分別實現(xiàn)f0、f1、f3例4-84選1數(shù)據(jù)選擇器實現(xiàn)的邏輯電路圖*練習練習試用4選1MUX實現(xiàn)三變量函數(shù)：解：

①首先選擇地址輸入，令A(yù)1A0=AB，則多余輸入變量為C，子函數(shù)Di=f(c)。②確定子函數(shù)Di。用代數(shù)法將F的表達式變換為與Y相應(yīng)的形式：*練習將F與Y對照可得兩點說明用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的兩點說明：1、數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)十分方便，但它僅對實現(xiàn)單輸出的邏輯函數(shù)方便，而對于多輸出函數(shù)，每個輸出函數(shù)就需至少一塊數(shù)據(jù)選擇器組件。2、在m>n的情況下，選擇哪些變量作為地址，哪些變量作為記圖變量，可以是任意的，但不同的選擇方案會有不同的結(jié)果，要得到最佳方案，必須對原始卡諾圖進行仔細分析，以選擇子函數(shù)最少或最簡單的方案。采用中規(guī)模器件設(shè)計組合電路總結(jié)因為每一種組合電路的中規(guī)模器件都具有某種確定的邏輯功能，都可以寫出其輸出和輸入關(guān)系的邏輯函數(shù)表達式。因此可以將要實現(xiàn)的邏輯函數(shù)表達式進行變換，盡可能變換成與某些中規(guī)模器件的邏輯函數(shù)表達式類似的形式。

在采用中規(guī)模器件設(shè)計時，由于大多數(shù)是專用的功能器件，用這些功能器件實現(xiàn)組合邏輯函數(shù)，基本采用邏輯函數(shù)對比的方法。采用中規(guī)模器件設(shè)計組合電路總結(jié)如果需要實現(xiàn)的邏輯函數(shù)表達式與某些中規(guī)模器件的邏輯函數(shù)表達式形式上完全一致，則使用這種器件最方便。如果需要實現(xiàn)的邏輯函數(shù)是某種中規(guī)模器件的邏輯函數(shù)表達式的一部分，例如變量數(shù)少，則只需對中規(guī)模器件的多余輸入端做適當?shù)奶幚恚ü潭?或固定為0），也可以很方便地實現(xiàn)需要的邏輯函數(shù)。如果需實現(xiàn)的邏輯函數(shù)的變量數(shù)比中規(guī)模集成器件的輸入變量多，則可以通過擴展和降維的方法來實現(xiàn)。采用中規(guī)模器件設(shè)計組合電路總結(jié)一般來講，使用數(shù)據(jù)選擇器實現(xiàn)單輸出函數(shù)方便，使用譯碼器和附加邏輯門實現(xiàn)多輸出函數(shù)方便，對一些具有某些特點的邏輯函數(shù)，如邏輯函數(shù)為輸入信號相加，則采用全加器實現(xiàn)較為方便。利用譯碼器實現(xiàn)組合邏輯函數(shù)，后面加一些小規(guī)模的門電路；利用選擇器實現(xiàn)組合邏輯函數(shù)，前面加一些小規(guī)模的門電路；利用全加器實現(xiàn)組合邏輯函數(shù)，中間加一些小規(guī)模的門電路。4.4組合電路中的競爭冒險4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計4.3常用組合模塊的功能及應(yīng)用4.4組合電路中的競爭冒險競爭冒險的概念信號經(jīng)不同的路徑到達同一點的時間有先有后，這種現(xiàn)象叫“競爭現(xiàn)象”。由于“競爭現(xiàn)象”產(chǎn)生錯誤的輸出或結(jié)果，這種情況稱“冒險”或者“競爭冒險”。競爭冒險的定義產(chǎn)生競爭冒險的原因

理想情況下，組合邏輯電路的設(shè)計中，假設(shè)電路的連線和集成門電路都沒有延遲，電路中的多個輸入信號發(fā)生變化時，都是同時瞬間完成。而實際上，信號通過連線及集成門都有一定的延遲時間，輸入信號變化也需要一個過渡時間，多個輸入信號發(fā)生變化時，也可能有先后快慢的差異。因此，在理想情況下設(shè)計的組合邏輯電路，受到上述因素的影響后，可能在輸入信號變化的瞬間，在輸出端出現(xiàn)一些不正確的尖峰信號。這些尖峰信號（毛刺信號）的出現(xiàn)，稱為冒險現(xiàn)象。競爭冒險的分類如果輸入信號變化前、后穩(wěn)定輸出相同，而在轉(zhuǎn)換瞬間有冒險，稱為靜態(tài)冒險。如果輸入信號變化前、后穩(wěn)定輸出為1，而轉(zhuǎn)換瞬間出現(xiàn)0的毛刺（序列為1－0－1），這種靜態(tài)冒險稱為靜態(tài)0冒險；如果輸入信號變化前、后穩(wěn)定輸出為0，而轉(zhuǎn)換瞬間出現(xiàn)1的毛刺（序列為0－1－0），這種靜態(tài)冒險稱為靜態(tài)1冒險。在組合電路中，競爭冒險的分類如果輸入信號變化前、后穩(wěn)定輸出不同，則不會出現(xiàn)靜態(tài)冒險。動態(tài)冒險只有在多級電路中才會發(fā)生，在兩級與－或（或－與）電路中是不會發(fā)生的。但如果在得到最終穩(wěn)定輸出之前，輸出發(fā)生了三次變化，即中間經(jīng)歷了瞬態(tài)0－1或1－0（輸出序列為1－0－1－0或0－1－0－1），這種冒險稱為動態(tài)冒險。在組合邏輯電路中，競爭冒險的波形產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。干擾信號0型冒險1型冒險

例4-12（P156）例分析圖所示的組合電路，