一章大三上銘復(fù)習(xí)-2012

①regwie①regwiereg值為zreg變量不能賦予強(qiáng)度值。過程賦值與連續(xù)賦值的差異：alwaysinitial語句中出現(xiàn)，連續(xù)賦值vs驅(qū)動線網(wǎng)；④使用=/<=vs=；⑤無assign關(guān)鍵詞（在過程性連續(xù)賦值中除外）vsassign關(guān)鍵詞。PLA（ProgrammableLogicArray）可編程邏輯陣列（PAL：ProgrammableArrayLogicFPGA（FieldProgrammableGateArray）現(xiàn)場可編程邏輯門陣列CPLD（ComplexProgrammableLogicDevice）復(fù)雜可編程邏輯器件CAD(ComputerAidedDesign)計算機(jī)輔助設(shè)計CAE(computeraidedSSI：smallscaleintegrated（M:medium VL:verylarge）EDA(electronicdesignautomation)電子設(shè)計自動化PLI：programlanguageinterface電子設(shè)計發(fā)展過程（發(fā)展趨勢CADCAE到電子設(shè)計自動化（EDAEDA定義：以計算機(jī)EDA軟件工具PLD器件ASICEDA（EDAEDA工具的共同特征IP核的一些概念(intellectualIPITIP核（IP模塊）（IP核（IP模塊）1/ARMHDLARMHDLSOC：SYSTEMona構(gòu)成：由微處理器核（MPUCore，數(shù)字信號處理器核（DSPCore，存儲器核（RM/O，/D（SoC舉例：由微處理器核（MPUCore，數(shù)字信號處理器核（DSPCore，存儲器核（RM/O，/D（SoC設(shè)計方法的演變（見下圖1.51.7FPGA/CPLD的數(shù)字系FPGA/CPLD（見下圖PLD器件的配置網(wǎng)表HDL語言描述的電路VHDL與C15.PC上用軟件驗(yàn)證功能是否正確，各部分時序配合是否準(zhǔn)確。2/功能仿真（FunctionSimulation）功能仿真（FunctionSimulation）EDA軟件工具EDAcadencedesignsystems\mentorFPGA/CPLDEDAHDL、原理圖、狀態(tài)圖等，依據(jù)給定的硬件結(jié)構(gòu)和SynopsysFPGAExpress,fpgacompilerfpgacompilerIISynplicitysynplifypro/synplifyMentorleonardo（P19CPLDFPGA3/（P42（（P42（為了解決超大規(guī)模集成電路（VLSI）1986年開始，IC領(lǐng)域的專家成立（JAG，JointGroup描測試（BST，BoundaryScanTest）技術(shù)規(guī)范在系統(tǒng)可編程(ISP)in-systemprogrammable) 3.1QuartusII4/（P73（tsu（t（P73（tsu（th（tco（tpd（fmaxQuartus自帶的有Megafunction庫是Altera提供的參數(shù)化模塊庫。從功能上看，可以把Megafunction庫中 （P103Verilog的行為描述語句，如條件語句、賦值語句和循環(huán)語句 Verilog程序由模塊moduleendmodule兩個關(guān)鍵字Verilog程序書寫格式自由，一行可以寫幾個語句，一個語除了endmodule等少數(shù)語句外，每個語句最后必須有可以用/*……*/和//Verilog程序做注釋，以增強(qiáng)程 （1）5/always語句：既可用于組合電路也可以描述時序電路，只有兩種狀態(tài)：等待狀態(tài)和執(zhí)行狀always語句：既可用于組合電路也可以描述時序電路，只有兩種狀態(tài)：等待狀態(tài)和執(zhí)行狀 >(< <always@敏感信號表達(dá)式>)><<例化門元件名port_list>);Verilog中的標(biāo)識符可以是任意一組字母、數(shù)字以及符號“$”和“_”（下劃線）的組合，0011或“真xX：不確定或未知的邏輯狀態(tài)zZ：高阻態(tài)Verilognet型variableNet型數(shù)據(jù)相當(dāng)于硬件電路中的各種物理連接，其特點(diǎn)是輸出的值緊跟輸入值的變assign對其進(jìn)行賦值。6/wire是最常用的Net型變量,tri跟wire完全一樣，可綜合；supply1，supply0（可綜合wire是最常用的Net型變量,tri跟wire完全一樣，可綜合；supply1，supply0（可綜合always、initialvariable型。reg、integer可綜合。real、time不能被綜合。在綜合器進(jìn)行綜合時，variable型變量會根據(jù)具體情況來確定是映射成連線還是映射認(rèn)為標(biāo)量（1位。在數(shù)字設(shè)計中用reg類型陣列構(gòu)成的存儲器在綜合時均被綜合成存儲器宏模塊。而RAM\ROM。存儲器可看做是二維的向量。reg[WIDTH-1:0]mymenm[MEMSIZE-1:0];（P132 語句、條件語句、循環(huán)語句(For循環(huán)可綜合，其他不可綜合)、編譯指示語句7/ initial語句常用于仿真中的初始化；initial過程塊中的語句僅執(zhí)行一次，always塊內(nèi)的語句則是不斷重復(fù)執(zhí)行的；always語句帶觸發(fā)條件，initial不帶；always可綜合，initial initial語句常用于仿真中的初始化；initial過程塊中的語句僅執(zhí)行一次，always塊內(nèi)的語句則是不斷重復(fù)執(zhí)行的；always語句帶觸發(fā)條件，initial不帶；always可綜合，initialreg型變量賦值begin-endfork-join界定的一組語句，當(dāng)塊語句只包含過程賦值語句多用于對reg賦值符號為“<=”，如：b如：b=端，而是同時啟動下一條語句繼續(xù)執(zhí)行，束同時給左always過程塊中既為合邏輯建模，又為在同一個alwaysalways過程中對同一個變量賦值仿真時使用$strobe顯示非阻塞賦值的變量 if-else語句8/ always@(posedgeclk)VerilogHDL是一種能夠在多個層級對數(shù)字系統(tǒng)進(jìn)行描述的語言，verilog系統(tǒng)級（systemlevel）算法級（algorithmlevel）（RTLRegisterTransferLevel）門級（GateLevel）（SwitchVerilogHDL9/ (2)行為描述：就是對設(shè)計實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述；verilog行為描述方式always過程語句實(shí)現(xiàn)，這種行為描述既適合(2)行為描述：就是對設(shè)計實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述；verilog行為描述方式always過程語句實(shí)現(xiàn)，這種行為描述既適合EDA軟件自動完成，最終選（assign7.3710/ ( (11/有限狀態(tài)機(jī)（FiniteStateMachine,FSM）是時序電路設(shè)計中經(jīng)常采用的一種方式，尤其適于設(shè)計數(shù)字系統(tǒng)的控制模塊。優(yōu)點(diǎn)（moore化時還需要等待時鐘的到來。//有限狀態(tài)機(jī)（FiniteStateMachine,FSM）是時序電路設(shè)計中經(jīng)常采用的一種方式，尤其適于設(shè)計數(shù)字系統(tǒng)的控制模塊。優(yōu)點(diǎn)（moore化時還需要等待時鐘的到來。//diagramtable(1)（currentstate，cs）(3)輸出邏輯（out相應(yīng)的，在用verilog（cs，次態(tài)（ns雙過程描述（CS+NS,OL雙過程描述always過程來描述有限狀態(tài)機(jī)，雙過程描述（CS,NS+OL雙過程描述（CS）;另一個過程 （P198moduleinputclk,clr,x;outputregz;reg[1:0]always@(posedgeclkorposedgeclr)*該過程定義當(dāng)前狀態(tài)//異步復(fù)位，s0if(clr)elsealways@(stateorx)caseS0:beginif(x)S1:beginif(x)12/default:next_state<=S0; /*default語句*/default:next_state<=S0; /*default語句*/always S3:moduleinputclk,clr,x;outputregz;reg[1:0]always@(posedgeclkorposedge//異步復(fù)位，s0if(clr)elseif(x)beginstate<=S1;elsebeginstate<=S0;13/if(x)beginstate<=S1;elseif(x)beginstate<=S1;elsebeginstate<=S2;z=1'b0;endS2:beginif(x)beginstate<=S3;elsebeginstate<=S0;z=1'b0;end if(x)beginstate<=S1;z=1'b1;endelsebeginstate<=S2;z=1'b1;end /*default語句 （P203一位熱碼FPGA器件來說， （P209）if語句中，輸出信號的值，那么輸出信號將保持原來的值不變。這種情況會需要額外的寄存器14/verilog語言描述簡單，只需要描述狀態(tài) 8.12（P213）15/9.4；9.89.4；9.8VGA FPGA/CPLD器件實(shí)現(xiàn)的設(shè)計中，綜合VerilogVHDL語言描述的行為級或功RTL級功能塊或門級電路網(wǎng)表的過程forever，while等。用always16/ 2module 2moduleinput[7:0]ina,inb;inputcin,clk;outputreg[7:0]sum;outputregreg[3:0]tempa,tempb,firsts;regfirstc;always@(posedgeclk) 4 input[7:0]ina,inb;input cin,clk;reg[7:0]tempa,tempb,sum; tempci,firstco,secondco,thirdco,cout; seconda,secondb,seconds;reg[5:0] always@(posedgeclk)begin 17/begin //第一級加（2位firsta=tempa[7:2];firstb=tempb[7:2]; beginbegin //第一級加（2位firsta=tempa[7:2];firstb=tempb[7:2]; beginbeginalways@(posedgeclk) always過程只有兩種狀態(tài)，即執(zhí)行狀態(tài)和等待狀態(tài)，是否進(jìn)入執(zhí)行狀態(tài)取決于是否 將組合邏輯實(shí)現(xiàn)的電路和用時序邏輯實(shí)現(xiàn)的電路應(yīng)盡量分配到不同的always過程中。always過程中只允許描述對應(yīng)于一個時鐘信號的同步時序邏輯。always過程必須由敏感信號的變化來啟動，因此應(yīng)精心選擇進(jìn)程敏感表達(dá)式中的敏 的任何變量發(fā)生變化，系統(tǒng)則按照該語句所規(guī)定的格式將結(jié)果輸出一次）$strobe（選 刻距離仿真開始時刻的時間量值不同的是$time以64位整數(shù)值的形式返回模擬時間，對