EDA技術(shù)期末試卷含答案

一、單項選擇題（30分）9．嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)AC。B．條A．帶優(yōu)先級且條件相與的邏輯電路1．以下描述錯誤的是件相或的邏輯電路C．三態(tài)控制電路A．QuartusII是Altera提供的FPGA/CPLD集成開發(fā)環(huán)境 D．雙向控制電路10．在VHDLB．Altera是世界上最大的可編程邏輯器件供應(yīng)商之一語言中，下列對時鐘邊沿檢測描述中，錯誤的是D。A．ifclk'eventandclk=‘1'thenB．iffalling_edge(clk)thenMAX+plusIIC．是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境QuartusII的更C．ifclk'eventandclk=‘0'then新?lián)Q代新產(chǎn)品D．ifclk'stableandnotclk=‘1'then11．下列那個流程是正確的基于VerilogD．QuartusII完全支持VHDL、的設(shè)計流程EDA軟件的FPGA/CPLD設(shè)計流程 BA．原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測試 ．2以下工具中屬于FPGA/CPLD開發(fā)工具中的專用綜合器的是BB．原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測試．LeonardoSpectrum C．ActiveHDL DQuartusII ModelSimA． B．C．原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測試； 以下器件中屬于3．Xilinx公司生產(chǎn)的是 C/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測試DMAXB．系列器件．原理圖 ．AispLSI系列器件）語句的語句結(jié)構(gòu)及語法規(guī)則語言中，下列對進(jìn)程（PROCESSD ．CXC9500系列器件 ．FLEX系列器件12．在VHDL 。A 的描述中，正確的是 4．以下關(guān)于信號和變量的描述中錯誤的是B為一無限循環(huán)語句；敏感信號發(fā)生更新時啟動進(jìn)程，執(zhí)行完．．信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，它的性質(zhì)類似于連接線APROCESSAB．信號的定義范圍是結(jié)構(gòu)體、進(jìn)程成后，等待下一次進(jìn)程啟動BC．除了沒有方向說明以外，信號與實體的端口概念是一致的．敏感信號參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號CD．在進(jìn)程中不能將變量列入敏感信號列表中．進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表三部分組成DB．5以下關(guān)于狀態(tài)機(jī)的描述中正確的是 ．當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程 B型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)A．Moore13．下列語句中，不屬于并行語句的是語句B．CASE MooreB．與型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個時鐘周期 A．進(jìn)程語句…語句…ELSE D．WHEN．元件例化語句 型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)．CMealy C設(shè)計現(xiàn)行工作VHDL語言共支持四種常用庫，其中哪種庫是用戶的D．以上都不對14．VHDL下列標(biāo)識符中，B庫是不合法的標(biāo)識符。．6．．APP0BENDsigD．D Not_Ack．CWORK庫D．C．STD庫CPLD兩類，下列對結(jié)構(gòu)與工作原B．VITAL庫 IEEEA．庫CPLDFPGA大規(guī)模可編程器件主要有．7、語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體理的描述中，正確的是VHDL C。15． 。即是現(xiàn)場可編程邏輯器件的英文簡稱．ACPLDD 與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述

B是基于查找表結(jié)構(gòu)的可編程邏輯器件CPLDB．．器件的綜合約束

A．器件外部特性

的結(jié)構(gòu)擴(kuò)展而來是從CPLD．早期的CGALD．器件的內(nèi)部功能 C．器件外部特性與內(nèi)部功能

分）EDA名詞解釋，寫出下列縮寫的中文含義（10結(jié)構(gòu)CPLDFLEX10K公司生產(chǎn)的器件中，AlteraD．在系列屬二、是錯誤EDA綜合是．8設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，D ：復(fù)雜可編程邏輯器件．CPLD1

的。：專用集成電路．ASIC2．綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程ALUT：查找表3．的基本FPGA．綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與B/CPLD結(jié)構(gòu)相映射的網(wǎng)表文件：電子設(shè)計自動化．4EDA．為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜C：只讀存儲器．ROM5合約束20分）三、程序填空題（將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映D．綜合可理解為，描述，請補(bǔ)充完VHDL8421BCD0~2324以下是一個模為（）的碼加法計數(shù)器射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）整．LIBRARYIEEE;13IFRISING_EDGE(CLK)THENUSE15IFIEEE.STD_LOGIC_1164.ALL;14IFQ1<@1THENENTITYtbISQ1<=Q1+1;PORT(CLK:INSTD_LOGIC;16ELSEINTEGERRANGE0TO9);SHI,GE:OUT17Q1<=(OTHERS=>'0');END;18ENDIF;ARCHITECTUREbhvOFtbIS19ENDIF;INTEGERRANGE0TO9;SIGNALSHI1,GE1:20ENDPROCESS;BEGIN21Q<=Q1;PROCESS(CLK)22ENDbhv;BEGIN程序編譯時，提示的錯誤為：CLK'EVENTANDCLK='1'thenError:Line9:Filee:\mywork\test\gc.vhd:VHDLsyntaxerror:subtypeindicationmustIFGE1=9THEN haveresolutionfunctionortypemark,butfoundRANGEinsteadGE1<=0; Error:Line11:Filee:\mywork\test\gc.vhd:interfaceDeclarationerror:can'treadportQSHI1<=SHI1+1;THEN ELSIFSHI1=2ANDGE1=3 ofmodeOUTSHI1<=0; 請回答問題：在程序中存在兩處錯誤，試指出并修改正確（如果是缺少語句請GE1<=0; 指出應(yīng)該插入的行號） ELSEGE1<=GE1+1; 答：（1）第9行有誤，SIGNALQ1:RANGE0TO9數(shù)據(jù)類型有誤，應(yīng)該改成ENDIF; SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)ENDIF; ENDPROCESS; （2）第11行有誤，敏感信號列表中不能出現(xiàn)輸出端口，應(yīng)該改成PROCESSGE<=GE1; (clk) SHI<=SHI1; ENDbhv;

四、程序改錯題（仔細(xì)閱讀下列程序后回答問題，12分）LIBRARYIEEE;

1

USEIEEE.STD_LOGIC_1164.ALL; 2

USEIEEE.STD_LOGIC_UNSIGNED.ALL;3

ENTITYgcIS 4

PORT(CLK:INSTD_LOGIC;

5

6 :OUTSTD_LOGIC_VECTOR(3DOWNTO0));Q 7 ENDgc;

ARCHITECTUREbhvOFgcIS 8

9

SIGNALQ1:RANGE0TO9;

10 BEGIN

11PROCESS(clk,Q)

BEGIN

12/1111其它1/1111S2S3五、（28分）BEGIN

（10分）．試用VHDL描述一個外部特性如圖所示的D觸發(fā)器。P1:PROCESS(clk,reset)1參考程序如下：BEGINLIBRARYIEEE;IFreset=‘1'THENcurrent_state<=s0; ELSIFclk='1'ANDclk'EVENTTHEN USEIEEE.STD_LOGIC_1164.ALL; ENTITYmydffIS

current_state<=next_state;

ENDIF;

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;ENDPROCESS;

P2:PROCESS(current_state)

Q:OUTSTD_LOGIC);BEGIN

END;

casecurrent_stateis

ARCHITECTUREbhvOFmydffIS

BEGIN

THENnext_state<=s1;1' WHENs0=>IFin1=‘

ELSEnext_state<=s0; PROCESS(CLK)

ENDIF;

BEGINWHENs1=>IFin1='0'THENnext_state<=S2; IFCLK'EVENTANDCLK='1'THEN ELSEnext_state<=s1; Q<=D;

ENDIF;

ENDIF;WHENs2=>IFin1='1'THENnext_state<=S3; ENDPROCESS; ELSEnext_state<=s2; END;

ENDIF; VHDL下圖為某一狀態(tài)機(jī)對應(yīng)的狀態(tài)圖，2.試用語言描述這一狀態(tài)機(jī)。分）（18WHENs3=>IFin1='0'THENnext_state<=S0;ENDIF;ELSEnext_state<=s3;/1001/0000其它其它endcase;

1/1001S1S0ENDPROCESS;p3:PROCESS(current_state)

BEGIN

0/11000/0000casecurrent_stateis/1100其它;1001WHENs0=>IFin1=‘1'THENout1<=“”ENDIF;ELSEout1<= WHENs1=>IFin1='0'THENout1<=H0;

參考程序如下：ENDIF;out1<=@1;ELSE

WHENs2=>IFin1='1'THENout1<=I1;LIBRARYIEEE;ENDIF; out1<=@1; USEIEEE.STD_LOGIC_1164.ALL; ELSEWHENs3=>IFin1='1'THENout1<= ENTITYFSM2ISEN