IEEE期刊論文翻譯

IEEE期刊論文翻譯IEEE期刊論文翻譯/IEEE期刊論文翻譯期刊論文翻譯一：一種納米級的輻射加固CMOS鎖存器設計和性能分析文章英文名稱：DesignandPerformanceEvaluationofRadiationHardenedLatchesforNanoscaleCMOS作者：ShengLin,Yong-BinKim,andFabrizioLombardi第一作者單位：ElectricalandComputerEngineeringDepartment,NortheasternUniversity,Boston,UnitedStates原文出版出處:IEEETransactionsonVeryLargeScaleIntegration(VLSI)Systems,v19,n7,p1315-1319,July2011摘要：深亞微米/納米CMOS電路對外部輻射現象更敏感，有可能導致所謂的軟錯誤的發(fā)生。因此，在納米級的電路設計中電路的軟錯誤容忍度是有嚴格要求的。由于傳統(tǒng)的容錯方法，在電力方面、面積和性能方面耗費大量的成本，存儲單元的低功耗加固設計發(fā)展（如插銷和存儲器）越來越重要。本文提出三個新加固設計的CMOS鎖存器，工藝尺寸為32納米，這些電路是基于施密特觸發(fā)器的，而第三個電路采用了在反饋回路級聯配置。級聯ST鎖存器的臨界電荷比傳統(tǒng)的鎖存器高112％，而面積增加只有10％。一種鎖存器新型的設計指標（QPAR）去測試總體設計效果，包括面積、性能、功耗和抗軟錯誤。（QPAR）表明，設計的級聯ST鎖存器與現有的加固設計方法相比實現多達36％的改進。蒙特卡羅分析了本文中加固鎖存器對電壓、溫度（PVT）的變化曲線。關鍵詞：電路可靠性，加固鎖存器，納米CMOS工藝，抗輻射加固，穩(wěn)健設計。一、簡介INTRODUCTION由于納米技術從探索到工業(yè)實踐發(fā)展迅速，納米電路的操作已被廣泛地進行了分析。為了實現較低的VDD和較小的節(jié)點電容，電路節(jié)點存儲的電荷量正在變得越來越小，從而使電路更容易受到外部雜散電壓引起的現象的影響，如宇宙射線輻射，由于中子和α粒子。這些高能粒子通過硅產生少數載流子，可能是由源/漏極擴散源收集，從而改變了節(jié)點的電壓值。這對存儲器和鎖存器特別有害，影響數據的完整性。就像大多數文獻報道的，它可能導致短暫的錯誤(TFs)。如這個短暫的錯誤被抽樣單元（鎖存器）鎖存，那么這可能會導致所謂的軟錯誤（SE）。軟錯誤率（誤碼率）定義為一種（電路或系統(tǒng)）遇到軟錯誤的概率。誤碼率發(fā)生明顯的深亞微米高/納米的CMOS電路。許多邏輯電路容錯方法被提出。防止存儲器和鎖存器在面積，速度方面的功耗和功率產生TF非常重要。因此，數據的完整性從多方面來說對TF是至關重要。有TF引起的容錯影響鎖存器，提出了一種對存儲器和鎖存器的加固設計。本文的目的是要提出新的低功耗和更高的軟錯誤容忍的抗輻射加固鎖存器的CMOS設計在32納米大小的電路功能。通過解決在最初在[15]中提出更詳細的設計問題，本文詳細介紹了小說的特征分析和比較現有的硬鎖在隨著大量模擬技術文獻結果發(fā)現這些設計配置。耐受性軟錯誤是由于達到一個更高的臨界電荷，這也是以較高的性能指標的補充，例如面積減少開銷。度量（記為QPAR）評估硬化以與設計等優(yōu)點的數字延遲，面積（和電力）是比較建議的提出與現有的龍頭配置。面積效率的建議的龍頭，是相對于傳統(tǒng)的硬化鎖存根據實際布局。廣泛的模擬結果用于評估和比較新設計的有效性。結果表明，該鎖報價在32納米的特征尺寸利用其預測技術文件（相當大的優(yōu)勢）的基礎上QPAR。該進程的一個變化的影響評估還提供使用蒙特卡羅模擬。二、已有加固鎖存器EXISTINGHARDENEDLATCHESA參考鎖存器ReferenceLatch圖1顯示了一種廣泛使用的鎖存電路，在本文中稱為參考鎖存器,D表示鎖存輸入節(jié)點，CLK和NCLK是系統(tǒng)時鐘，節(jié)點ln1，lo1和nq的是屬于閉鎖回路內部節(jié)點反饋和Q是鎖存輸出節(jié)點。據報道，關鍵的電荷，只有在有一個最低的Q使得節(jié)點可以通過檢查確定的具體實驗節(jié)點估計。一旦被確定，這種模式電荷產生的HSPICE應用到這些節(jié)點電流脈沖。實驗結果表明，在節(jié)點ln1的Q值是節(jié)點間ln1，nq的，和lo1最低。此外，這只是之一，其他兩個節(jié)點Q的十分之一。B.現有的設計硬化鎖存ExistingHardenedLatchesDesigns現有的設計硬化鎖存大部分通過增加一些節(jié)點或在設計他們的實力電容晶體管實現。柵極電容的除了一個關鍵節(jié)點，是最常用的方法之一，硬化CMOS器件。軟錯誤掩蔽使用施密特觸發(fā)器鎖存電路（掃描電鏡，鎖存器）已經在[7]中提出的。施密特觸發(fā)器的電壓，以便它可以掩蓋在輸入一個較大的瞬態(tài)脈沖滯后的財產。同時，也增加了節(jié)點ln1臨界電荷，如圖中所示。晶體管M1和M2被添加到引用鎖存使施密特觸發(fā)器。在節(jié)點ln1等效柵極電容的增加，從而也增加了在節(jié)點ln1關鍵收費。拆分內部節(jié)點的低成本鎖存器（單，信用證鎖存）已在[6]中提出的。而不是增加節(jié)點電容，單仲偕，立法會閂鎖采用一種替代方法來強化反饋的節(jié)點[6]。在本文中，兩個逆變器被添加到單，立法會的[6與參考公平的比較]閂閂鎖設計。然而，輸入輸出延遲惡化的表現，由于晶體管之間的沖突在反饋回路和輸入鎖存驅動[6]。一種絲氨酸容錯路徑獨家閂鎖已被提出[16]。在誤碼率容錯路徑獨占（STPE）閂鎖采用了標準的道路專用鎖和一個骰子一樣[3]冗余時鐘門將實現高誤碼率容忍。至于STPE鎖存器，逆變器被添加到STPE輸出鎖存器與參考比較閂鎖設計，即逆變器來生成所需的輸出。對于STPE閉鎖，冗余電路停止傳播到輸出節(jié)點的故障。但根據后面的手稿，在高功率大面積得的耗費，從而限制了其在設計中的應用。三、所描述的加固鎖存器PROPOSEDHARDENEDLATCHES在本節(jié)中，提出三種加固鎖存器的設計和分析A.改良的標準鎖存器ModifiedSEM-Latch基于觸發(fā)器加固的鎖存器用于SEM鎖存器的的Schmitt觸發(fā)器電路如圖2所示。當時鐘clk高時，輸入節(jié)點D瞬間高脈沖，因為Schmitt觸發(fā)器可以壓制住輸入的小錯誤。關鍵電路的的改善可以改進SEM鎖存器設計。這個新的設計在圖3顯示，并且模仿結果參數為采用2.63fC，32nmCMOS工藝，0.9V電源，溫度為室溫，而SEM鎖存器關鍵電路采用2.33fC。所以，臨界電荷改善達到13%。圖3改進的容軟錯誤鎖存器設計B.二選一施密特觸發(fā)鎖存器AlternativeSchmittTriggerLatch和圖1提到的的鎖存器很接近，SEM鎖存器和修改過的SEM鎖存器的ln1結節(jié)點都被連接到一個反相器。如圖4.加固的基于Schmitt觸發(fā)器(ST)鎖存器。在ST鎖存器，節(jié)點ln1被連接到包括六支晶體管的Schmitt觸發(fā)器[9]。當結ln1是低的時，結nq高，M6打開，并且結int2被充電。如果在結的TF從低變到高，改變結nq狀態(tài)，需要首先在結int2放電。當有一個相反脈沖信號加在節(jié)點ln1，一個相似的情景發(fā)生。所以，這臺Schmitt觸發(fā)器可能提供更好的容忍能力(強壯)給軟體錯誤由于充電在結int1和int2。提出的鎖存器更慢歸結于滯后現象。當CLK是低的時，并且NCLK高，反饋環(huán)路保留數據，并且Schmitt觸發(fā)器配置提供更好的容忍能力(強壯)給軟體錯誤。C.射地-基地放大施密特觸發(fā)鎖存器CascodeSchmittTriggerLatch在圖4顯示的ST鎖存器，反饋環(huán)路包括變換器I2和時鐘受控傳輸門T2。反饋環(huán)路的一種供選擇的電路如圖5顯示，兩個鎖存器都使用一種數字式cascade配置，。在Figs.4和5的反饋電路在數據保留的階段亞穩(wěn)態(tài)的操作operationofexitingthemetastablestate是不同德。如在的參考文獻[13]中，當使用為一個弱信號放大器的減少的米勒作用，共基放大器配置比傳輸門配置提供更好的能力退出亞穩(wěn)態(tài)由于將降低性能，。模仿結果表示，與cascode反饋(CascodeST鎖存器)的ST鎖存器達到3.34fC重要充電在32納米CMOS工藝，0.9V電源，室溫，相比3.00fc的帶有傳輸門反饋st鎖存器。當CLK為高，NCLK低在圖4和圖5中的鎖存器結果相似，并且在ST鎖存器和CascodeST鎖存器的功耗和延遲表現的之間沒有重大區(qū)別。與在圖4的ST鎖存器比較，CascodeST鎖存器達到11%重要充電改善，在功耗和性能上沒有的損失。四、結論對比ASSESSMENTANDCOMPARISON前面已經討論了幾種硬化鎖存。通過仿真顯示了這幾種不同的硬化鎖存器的不同的性能和臨界電荷。A.時序和時延圖6顯示了射地-基地鎖存器的時序。CLK和NCLK是系統(tǒng)的時鐘，D是數據輸入，Q是數據輸出。Dc-q是鎖存器從時鐘信號CLK到輸出端Q造成的傳輸時延。Dd-q是鎖存器傳輸數據信號D到輸出端Q的傳輸時延。Tsetup是數據信號變化與時鐘的跟蹤下降沿（D的新值傳輸到Q端并在這個不定間隔內鎖存?。┲g的最小時間間隔。不同鎖存器之間的性能和開關特性的比較，可以用仿真來驗證，每種鎖存器的值得設定可以參考文獻[10]。也就是：Tsetup和Dc-q，正負最大轉換時延（峰峰值之間的轉換）將被作為鎖存器的參考指標。Tsetup和Dc-q的值在表1里列出來了。B.面積版圖設計基于MOSIS深亞微米設計規(guī)則[12].表1列出了鎖存器的的面積參數，如SEM鎖存器，改進型SEM鎖存器，STPE鎖存器，ST鎖存器，射地-基地ST鎖存器。ST鎖存器的面積和圖1比較僅擴大了10%，和圖2的SEM鎖存器面積比較僅大了4.7%。C.臨界電荷正如前面提到的那樣，臨界電荷Qcrit只在一些特殊的點（這些點有較低的Qcrit）進行估算。一個較低的正值負值間的短脈沖被選做鎖存器的臨界電荷。實驗結果顯示鎖存器的這些點具有最低的Qcrit，SEM鎖存器，改進型SEM鎖存器和ST鎖存器都一樣。也就是說點ln1在所有電路中具有最低的Qcrit。表1中比較了這六種鎖存器的臨界電荷、性能和消耗功率。公平起見，列出的鎖存器采用了相同的晶體管尺寸。特別地，所有地SEM鎖存器和改進型SEM鎖存器的晶體管尺寸是相同的。對于ST鎖存器和射地-基地ST鎖存器，傳輸門T1提高了50%以去驅動2個或更多的傳輸連接。仿真顯示了在32nm工藝，0.9V驅動電壓、室溫條件下四種施密特觸發(fā)器的結果。表1表明不同的施密特觸發(fā)器，在延時和電壓降比較小的情況下，對SEM鎖存器，改進型SEM鎖存器，ST鎖存器，射地-基地ST鎖存器它們的臨界電荷分別提高了43%，62%，85%和112%。以上仿真假定使用的是32nm工藝，網表源于改進型鎖存器的臨界電荷版圖配置。同時表1也表明STPE的高臨界電荷主要耗費在了功率、性能（時延）和面積。為了評估不同的硬化鎖存器的配置，這里介紹了一種全面的性能（像：時延效果、臨界電荷、面積和功率消耗）參數比較。使用表1的仿真結果，異同就可以進行精確地比較。結合表1里面的優(yōu)點建議：容錯設計的臨界電荷應該盡可能的高。但高性能和低功驅動、時延、功率消耗和置位時間應該盡可能地小。臨界電荷的增加可以通過增加電容的臨界點來達到，但這樣就可能需要更大的晶體管，功耗和面積也相應就大了。通過產品的功率、時延和面積區(qū)分臨界電荷就可以得到新的數據，這些數據是關于的電荷(Q)與PDP面積的比(也就是QPAR).因此，得到QPAR的表達式：從公式（2）可以看出，提高硬化鎖存器的QPAR值可以通過提高容軟錯誤能力、提高性能（時延短/面積小）并且降低功率來實現。所有的鎖存器的QPAR建議值表1也已經給出。表1也說明射地-基地ST鎖存器具有最高的QPAR值，這個值比SEM鎖存器高36%，比STPE高22%。D.功率延遲和臨界電荷容軟錯誤不能以犧牲功率耗散和性能為代價。功率延時的產品在邏輯電路中被廣泛使用。同樣在本文中這也被用功率時延來確定硬化鎖存器功率和性能。但面積在這沒有被明確地考慮，晶體管的尺寸對CMOS的臨界電荷有很重要的影響[11].臨界電荷可以通過增加臨界點的門電容來實現。所有這些技術導致了硬化鎖存器的耗散功率和傳播時延增加，對數字CMOS電路來說就降低了產品的功率時延。因此，不同鎖存器的頻率時延和臨界電荷之間的關系通過不過分要求面積（就像在QPAR中）參數的方式被進一步評估，因此增加晶體管的尺寸是可以被接受的。例如：在性能鎖存器和SEM鎖存器，晶體管反相器I1的尺寸就增加了。在圖3中對改進型的SEM鎖存器來說M1和M2的尺寸也增加了。不幸的是通過變大門的尺寸，產品的功率時延也變大了。圖7說明了SEM鎖存器，SIN-LC鎖存器，ST鎖存器，射地-基地ST鎖存器和STPE鎖存器這些鎖存器的性能與產品功率時延和臨界電荷之間的關系。如圖7所示，SEM鎖存器和改進型SEM鎖存器不定態(tài)時通過在反饋回路里并聯一個反相器，它們就有了相近的斜率。T鎖存器，射地-基地ST鎖存器、STPE鎖存器和SIN-LC鎖存器在低功率時延產品上相比SEM鎖存器和改進型SEM鎖存器具有了一個較大的臨界電荷值。STPE鎖存器在低功率時延產品上具有最高的臨界電荷值。但是因為晶體管尺寸的增加，射地-基地ST鎖存器的臨界電荷增加相比STPE鎖存器更快。如圖7所示，推薦的射地-基地ST鎖存器在較大的功率時延產品上具有最高的臨界電荷。因此，在要求最高的容軟錯誤能力的場合應該被使用這種鎖存器。五、工藝變動PROCESSVARIATIONS對電路變化的影響（工藝，電壓和溫度對軟錯誤容忍）主要表現在加大工藝縮放比例。鎖存器容軟錯能力也被評估在這個變化中。本文，蒙特卡羅仿真使用10K樣本在PVT變化下去評估鎖存設計器。在蒙特卡洛仿真中對于PVT模型，參數包括電壓，溫度和工藝（閾值電壓和溝道長度），這個模型被掃描和仿真的條件使用δ在[-3,3]之間.[-5%,+5%]間的高斯分布。表2顯示了SEM鎖存器、改進型SEM鎖存器、ST鎖存器、SIN-LC鎖存器、射地-基地ST鎖存器和STPE鎖存器，當這些鎖存器限定在3fC為臨界電荷的臨界點時硬化原設計（QPAR值在表1中已經給出）失敗的概率。表2的結果可以表明當若給定鎖存器一個較大的Qcrit是當感應電荷是常數時失敗的概率更小。但是射地-基地ST鎖存器和STPE鎖存器的失敗概率可以忽略不計。六、結論本文介紹了抗輻射加固鎖存器的新設計在納米CMOS電路。設計了鎖存器，分析和模擬使用32納米工藝，耐輻射引起的軟錯誤的預測技術文件配置。通過擴展[15]，三個硬化鎖存器配置的初步結果已經提出并設計的。在所有情況下，仿真表明，該設計具有良好的耐軟錯誤，低延時，低功耗，高性能。的優(yōu)點，這些數字已全面評估在一個單一的指標，作為QPAR表示。使用QPAR，建議對現有設計提供鎖存配置，并在32納米降低特征尺寸的出色表現具有明顯的優(yōu)勢。擬議的串疊型ST段鎖存器具有最高的QPAR;蒙地卡羅模擬還根據演出的PVT變化。下面從本文的結果可以得出結論：1.STPE閂鎖[16]具有最高的臨界電荷，并在PDP的低價值的最高容忍。然而，這閂鎖具有最高的功耗和面積最大。2.掃描電鏡和建議的疊接意法半導體龍頭具有最低的功耗，從而使它們成為低功耗設計的優(yōu)秀候選人。3.至于性能），掃描電鏡與建議疊接意法半導體龍頭再次最低值。由于一個非常高的設置時，STPE閂鎖具有最高的延誤。4.利用QPAR作為單一指標，以評估值得所有數字（延遲，面積，功耗和重要收費為硬化閂鎖設計，建議設計（在ST和疊接STlatches2））達到最佳性能配置中閂鎖已知的作者。這比現有的設計改進是在關鍵的檢查費用較高值最高的PDP（即沒有明確考慮門閂面積，增加偶數）。參考文獻[1]R.C.Baumann,“Softerrorsinadvancedsemiconductordevices-partI:Thethreeradiationsources,”IEEETrans.DeviceMater.Reliab.,vol.5,no.3,pp.305–316,Sep.2005.[2]N.Seifert,X.Zhu,andL.W.Massengill,“Impactofscalingonsofterrorratesincommercialmicroprocessors,”IEEETrans.Nucl.Sci.,vol.49,no.6,pp.3100–3106,Dec.2002.[3]T.Calin,M.Nicolaidis,andR.Velazco,“UpsethardenedmemorydesignforsubmicronCMOStechnology,”IEEETrans.Nucl.Sci.,vol.43,no.6,pt.1,pp.2874–2878,Dec.1996.[4]D.BessotandR.Velazco,“DesignofSEU-hardenedCMOSmemorycells:TheHITcell,”inProc.RADECSConf.,1994,pp.563–570.[5]M.Omana,D.Rossi,andC.Metra,“NovELtransientfaulthardenedstaticlatch,”inProc.18thITC,2003,pp.886–892.[6]M.Omana,D.Rossi,andC.Metra,“Latchsusceptibilitytotransientfaultsandnewhardeningapproach,”IEEETrans.Computers,vol.56,no.9,pp.1255–1268,Sep.2007.[7]Y.Sasaki,K.Namba,andH.Ito,“SofterrormaskingcircuitandlatchusingSchmitttriggercircuit,”inProc.IEEEDFT,Oct.2006,pp.327–335.[8]R.Ramanarayanan,V.Degalahal,N.Vijaykrishnan,M.J.Irwin,andD.Duarte,“Analysisofsofterrorrateinflip-flopsandscannablelatches,”inProc.IEEESOCC,Sep.2003,pp.231–234.[9]J.Rabaey,A.Chandrakasan,andB.Nikolic,DigitalIntegratedCircuits:ADesignPerspective,2nded.EnglewoodCliffs,NJ:Prentice-Hall,2002.[10]V.Zyuban,“Optimizationofscannablelatchesforlowenergy,”IEEETrans.VeryLargeScaleIntegr.(VLSI)Syst.,vol.11,no.5,pp.778–788,Oct.2003.[11]J.M.Cazeaux,D.Rossi,M.Omana,andC.Metra,“Ontransistorlevelgatesizingforincreasedrobustnesstotransientfaults,”inProc.11thIEEEIOLTS,2005,pp.23–28.[12]TheMOSISService,MarinadelRey,[13]L.-S.KimandR.W.Dutton,“MetastabilityofCMOSlatch/flip-flop,”IEEEJ.Solid-StateCircuits,vol.25,no.4,pp.942–951,Aug.1990.[14]“Berkeleypredictivetechnologymodel,”2007.[Online].Available:/~ptm/[15]S.Lin,Y.B.Kim,andF.Lombardi,“Soft-errorhardeningdesignsofnanoscaleCMOSlatches,”inProc.IEEEVTS,May2009,pp.41–46.[16]P.Hazucha,T.Karnik,S.Walstra,B.A.Bloechel,J.W.Tschanz,J.Maiz,K.Soumyanath,G.E.Dermer,S.Narendra,V.De,andS.Borkar,“MeasurementsandanalysisofSER-tolerantlatchina90-nmdual-VTCMOSprocess,”IEEEJ.Solid-StateCircuits,vol.39,no.9,pp.1536–1543,Sep.2004.期刊論文翻譯二：柔性直流輸電系統(tǒng)中矢量控制的研究文章英文名稱：StudyonVectorControlusedinVSC-HVDC作者：DingYi-ping，LiuJian-hua作者單位：CollegeofElectricalEngineeringandInformation,ChangshaUniversityofScience&TechnologyChangsha,China原文出版出處:2011IEEEPowerEngineeringandAutomationConference(PEAM2011),p264-7,2011摘要：本文介紹了基于電壓源換流器的高壓直流輸電系統(tǒng)（VSC-HVDC）的原理，并提出了一種基于VSC-HVDC矢量控制的控制策略。分析了控制系統(tǒng)（包括內環(huán)控制回路和外環(huán)控制回路）的結構。設計出控制器，并在MATLAB/SIMULINK中建立仿真模型。在整流側應用恒有功功率和無功功率控制，在逆變側應用恒直流電壓和恒無功功率控制。仿真結果證明了在VSC-HVDC中矢量控制的可行性。關鍵詞：高壓直流輸電，矢量控制，內環(huán)控制回路，外環(huán)控制回路，電壓源型換流器一．引言隨著電力電子技術的發(fā)展以與脈寬調制技術（PWM）開關頻率的相對提高，基于電壓源換流器的高壓直流輸電技術（VSC-HVDC）已經呈現出許多顯著優(yōu)勢。例如：能夠獨立地控制有功功率和無功功率；換流器不會出現換相失敗；由于開關頻率的增加響應速度更快；環(huán)境影響程度最小…要充分發(fā)揮VSC-HVDC的能力，需要適當的控制算法。矢量控制是一種簡單而又有效的可應用于VSC-HVDC的方法。本文首先給出了VSC-HVDC系統(tǒng)的簡要說明與其數學模型。隨后將詳細的闡述一種基于矢量算法的控制策略以與所應用的控制器。最后在MATLAB/SIMULINK中模擬幾種緊急故障狀態(tài)來評估暫態(tài)性能。仿真結果表明所設計控制系統(tǒng)響應速度快并且穩(wěn)定性強。二．VSC-HVDC的基本原理VSC-HVDC的基本模型如“圖1”所示，其每一端都可以看做是一個通過三相電抗器與交流輸電網絡相連接的電壓源。取交流母線電壓基波分量為參考并忽略電抗器的電阻，則功率通量為：P由式（1）可知，可以通過控制Uc與Us之間的相位角差（σ）來控制有功功率通量，當由式（2）可知，無功功率由換流器端和系統(tǒng)端的電壓幅度差值決定。當Us-U三．矢量控制由于矢量控制技術既能實現有功功率和無功功率的解耦控制有反應迅速，使得控制系統(tǒng)的疊層結構形式（兩個控制回路：外環(huán)控制回路和內環(huán)控制回路）成為可能。外環(huán)電壓回路控制器從系統(tǒng)級接受信號，提供電流參考值給內環(huán)控制器，內環(huán)電流控制器提供信號給PWM發(fā)生器來控制換流器（VSC）。VSC-HVDC中矢量控制的結構如“圖2”所示：鎖相環(huán)（PLL）鎖相環(huán)模塊測量系統(tǒng)頻率，并提供相同步角（更精確的sinθ,cosθ）給d-q轉換模塊，在穩(wěn)態(tài)sinθ的相位是超前α分量和PCC電壓的A相位的基頻分量的。外環(huán)電壓回路外環(huán)控制包括直流電壓控制器、交流電壓控制器、有功功率控制器、無功功率控制器直流電壓控制器根據VSC-HVDC端部的功率平衡：P其中idc由公式（4）：i與此同時：i綜合（5）和（6）可知：d=因此，我們可以得出結論——可以通過控制有功電流來控制直流電壓，如“圖3”所示：有功功率和無功功率控制有功電流、無功電流可做如下表示：PQ如“圖4”、“圖5”，可通過控制i內環(huán)電流回路內環(huán)回路控制器接收idq_ref，生成參考電壓（udq_ref），再轉換成uabc_refPWM電壓源換流器閥由IGBT或GTO組成，PWM技術用來生成期望電壓波形。有很多脈寬調制方法來驅動換流器開關使得輸出交流電壓盡可能的接近正弦波形。此處應用的是正弦脈寬調制技術（SPWM）。為了獲得平衡的三相輸出，用一個三角波與三個相角互差120°的正弦波相比較。通過高開關頻率的PWM技術，再加上相電抗器和濾波器，換流器輸出交流電壓波形可控制為正弦波形。四．仿真為了測試所設計的控制系統(tǒng)響應，“圖1”所示的系統(tǒng)在MATLAB/SIMULINK中進行仿真。系統(tǒng)參數：us=直流電容70μF，開關頻率1350Hz控制策略：VSC1直流電壓與無功功率控制；VSC2有功功率與無功功率控制A.穩(wěn)態(tài)運行系統(tǒng)運行在穩(wěn)定狀態(tài)，各仿真波形如下：VSC1側的交流電壓、交流電流、有功功率、無功功率VSC2側的交流電壓、交流電流、有功功率、無功功率直流電壓B.動態(tài)特性對連接VSC2側的交流系統(tǒng)發(fā)生三相短路故障進行仿真，來研究VSC-HVDC系統(tǒng)在故障狀態(tài)下的性能。故障發(fā)生在1.3s-1.5s。VSC1側的交流電壓、交流電流、有功功率、無功功率VSC2側的交流電壓、交流電流、有功功率、無功功率直流電壓C.結果分析從仿真的結果我們可以看出，在穩(wěn)態(tài)運行中，開始后的很短時間后，兩邊VSC的電壓和電流都運行在正弦狀態(tài)。當交流側發(fā)生三相短路時，控制器方應迅速并在故障消除后成功恢復到穩(wěn)態(tài)運行。由此證明所設計的控制系統(tǒng)應用于VSC-HVDC系統(tǒng)中可行。五．結論本文闡述了基于矢量控制的VSC-HVDC系統(tǒng)，提出了雙閉環(huán)結構。設計了不同的控制器，例如：有功功率和無功功率控制器、直流電壓控制器。并在MATLAB/SIMULINK中建立仿真模型。模擬了VSC-HVDC系統(tǒng)的穩(wěn)態(tài)和動態(tài)性能。由仿真結果可知，系統(tǒng)反應速度迅速，能夠獲得高質量的交流電壓和交流電流。參考文獻[1]WeimersL,HVDCLight:ANewtechnologyforaBetterEnvironment,IEEE