常用中規(guī)模時序邏輯電路

計數(shù)器7．1．1計數(shù)器的概述7．1．1．1計數(shù)器概念－模的概念7．1．1．2計數(shù)器分類7．1．2異步計數(shù)器7．1．3同步計數(shù)器

7．1．1計數(shù)器的概述計數(shù)器是一種對輸入脈沖進行計數(shù)的時序邏輯電路，被計數(shù)的脈沖信號稱為計數(shù)脈沖。7．1．1．1計數(shù)器概念－模的概念計數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合來表示，它在運行時，所經(jīng)歷的狀態(tài)是周期性，即總是在有限個狀態(tài)中循環(huán)，通常一次循環(huán)所包含的狀態(tài)總數(shù)稱為計數(shù)器的“?！薄?．1．1．2計數(shù)器分類1.按計數(shù)的功能來分：加法、減法和可逆計數(shù)器2.按進位基數(shù)來分：二進制計數(shù)器和非二進制計數(shù)器3.按計數(shù)的進位方式（脈沖輸入方式）：同步（并行）和異步（串行）7．1．2異步計數(shù)器7．1．2．1異步二進制計數(shù)器1．異步二進制加計數(shù)器

2．異步二進制減計數(shù)器

*3．異步二進制可逆計數(shù)器7．1．2．2中規(guī)模異步計數(shù)器1．電路符號和引腳含義2．邏輯功能3．應用7．1．2．1異步二進制計數(shù)器1．異步二進制加計數(shù)器1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP2．異步二進制減計數(shù)器*3．異步二進制可逆計數(shù)器1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP1J0Q0CP0K0Q0J1Q1CP1K1Q1J2Q2CP2K2Q2CP7．1．2．2中規(guī)模異步計數(shù)器

二－五－十進制異步計數(shù)器（7490）1．電路符號與引腳符號14個引腳的集成芯片6個輸入端，4個輸出端QAQBQCQD為數(shù)據(jù)輸出端S91和S92為直接置位端

R01和R02為直接復位端CPA和CPB分別為脈沖輸入端電源VCC（5腳）地GND（10腳）

QAQBQCQDCPA

7490CPBS91S92R01R02(6)(7)(2)(3)(12)(9)(8)(11)(14)(1)邏輯功能直接復位置9計數(shù)輸入輸出CPR01R02S91S92QAQBQCQD×110×000011×00000××111001

×0×0計數(shù)0×0×0××0×00×2．應用1）構(gòu)成二進制和五進制計數(shù)器i)一位二進制計數(shù)器ii)一位五進制計數(shù)器M=2

QA

CPA

QAQBQCQDCPA7490CPB

QAQBQCQDCPA7490CPBM=5

QBQCQD

CPB(最高位)

(最低位)

2）構(gòu)成十進制計數(shù)器8421碼5421碼M=5M=2

QAQBQCQD

最低位(LSB)最高位(MSB)

計數(shù)脈沖CPAM=5M=2

QBQCQD

QA最低位(LSB)最高位(MSB)

計數(shù)脈沖CPB

CPA

QAQBQCQDCPA7490CPB

QAQBQCQDCPA7490CPB3）構(gòu)成九進制計數(shù)器（采用反饋復位法）4）構(gòu)成二十四進制計數(shù)器*5）構(gòu)成1000分頻器

QAQBQCQDCPA7490CPBS91S92R01R02&&1001100007．1．3同步計數(shù)器7．1．3．1同步計數(shù)器1．同步二進制加計數(shù)器2．同步二進制減計數(shù)器*3．同步二進制可逆計數(shù)器7．1．3．2中規(guī)模同步計數(shù)器1．電路符號和引腳含義2．邏輯功能3．應用分別用J-K觸發(fā)器和D觸發(fā)器設計一個三位二進制加計數(shù)器。推廣到n位二進制計數(shù)器000001111110010101100011Q2Q1Q0Q2n+1Q1n+1Q0n+1000001001010010011011100100101101110110111111000

Q1

Q0

Q2000111100001011101Q1

Q0Q2000111100010110101

Q1

Q0Q20001111001001110017．1．3．1同步計數(shù)器1．同步二進制加計數(shù)器用JK觸發(fā)器實現(xiàn)n位二進制同步加計數(shù)器，驅(qū)動方程為：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0

Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0用D觸發(fā)器實現(xiàn)n位二進制同步加計數(shù)器，驅(qū)動方程為：D0＝Q0D1＝Q1

Q0D2＝Q2(Q1Q0)D3＝Q3(Q2Q1Q0)

Dn－1＝Qn-1（Qn-2Qn-3…Q1Q0）2．同步二進制減計數(shù)器*3．同步二進制可逆計數(shù)器用JK觸發(fā)器實現(xiàn)n位二進制同步減計數(shù)器，驅(qū)動方程為：J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q1Q0J3＝K3＝Q2Q1Q0

Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0用D觸發(fā)器實現(xiàn)n位二進制同步減計數(shù)器，驅(qū)動方程為：D0＝Q0D1＝Q1

Q0D2＝Q2(Q1Q0)D3＝Q3(Q2Q1Q0)

Dn－1＝Qn-1（Qn-2Qn-3…Q1Q0）7．1．3．2中規(guī)模同步計數(shù)器可預置的四位二進制同步計數(shù)器（74161）1．電路符號和引腳含義16個引腳的集成芯片9個輸入端，5個輸出端QAQBQCQD為數(shù)據(jù)輸出端CP為脈沖輸入端T和P為使能輸入端電源VCC（16腳）地GND（8腳）OC為溢出進位輸出端Cr

為異步清零端

LD為同步預置端

TQAQBQCQDP74161OCCPCrLDABCD(1)(9)(3)(4)(5)(6)(14)(13)(12)(11)(10)(7)(2)(15)2．邏輯功能異步清零同步預置保持計數(shù)當同步計數(shù)器加到“1111”時，OC=T

QA

QB

QC

QD=1輸入輸出CPCrLDPTABCDQAQBQCQD×0×××××××0000

10××ABCDABCD×110×××××保持×11×0××××保持

1111××××計數(shù)74161工作原理波形圖Cr清除Ld置入D0D1D2D3Q0Q1Q2Q3CP時鐘數(shù)據(jù)輸入P允許T允許輸出串行進位輸出Occ異步同步同步13141501清除清除預置計數(shù)禁止3．應用1）構(gòu)成十六進制計數(shù)器

TQA

QB

QC

QDP74161OCCPCrLD

ABCD11××××112）構(gòu)成十進制計數(shù)器i)采用反饋復位法ii)采用反饋預置法（一)

TQA

QB

QC

QDP74161OCCPCrLD

ABCD&1××××11&

TQA

QB

QC

QDP74161OCCPCrLD

ABCD&1000011&iii)采用反饋預置法（二)

TQA

QB

QC

QDP74161OCCPCrLD

ABCD10110111111111001103）構(gòu)成二十四進制計數(shù)器（采用同步連接和異步連接）

TQAQBQCQDP74161OCCPCrLDABCD111TQAQBQCQDP74161OCCPCrLDABCD1TQAQBQCQDP74161OCCPCrLDABCD111TQAQBQCQDP74161OCCPCrLDABCD11114）分析74161構(gòu)成的電路，問這是多少進制計數(shù)器；有無掛起現(xiàn)象

TQA

QB

QC

QDP74161OCCPCrLD

ABCD1001117．2寄存器和移位寄存器寄存器和移位寄存器是常用的時序邏輯電路，能接受、發(fā)送和存放數(shù)據(jù)，具有記憶、清零、預置等功能，而且能對數(shù)據(jù)進行移位。每個觸發(fā)器能存放一位二進制數(shù)，n個觸發(fā)器能存放n位數(shù)據(jù)。寄存器的三個基本特征：數(shù)據(jù)存得進，記得住，取得出。四位基本的寄存器：QQDC1QQDC1

QQDC1

QQDC1CPD3D2D1D0

Q3Q3Q2Q2Q1Q1Q0Q0

寄存器和移位寄存器7．2．1鎖存器（暫存器）7．2．2寄存器7．2．3移位寄存器

7．2．3．1右移移位寄存器

7．2．3．2左移移位寄存器

7．2．3．3雙向移位寄存器

7．2．3．4中規(guī)模集成移位寄存器1．電路符號和引腳含義2．邏輯功能3．應用7．2．1鎖存器（暫存器）采用鐘控觸發(fā)方式的觸發(fā)器，由電位信號控制，存在空翻現(xiàn)象。八位鎖存器（74373）－雙拍工作方式

QD

QD

QD

QD

QD

QD

QD

QD輸出控制使能G1Q2Q3Q4Q5Q6Q7Q8Q1D2D3D4D5D6D7D8D“1”“0”7．2．2寄存器采用邊沿或主從觸發(fā)方式的觸發(fā)器，由同步時鐘信號控制，克服空翻毛病。八位寄存器（74374）－雙拍工作方式

QD

QD

QD

QD

QD

QD

QD

QD輸出控制時鐘1Q2Q3Q4Q5Q6Q7Q8Q1D2D3D4D5D6D7D8D“0”7．2．3移位寄存器移位寄存器不僅能寄存數(shù)據(jù)，而且對數(shù)據(jù)可進行移位；4種不同的工作方式：并行輸入/并行輸出；并行輸入/串行輸出；串行輸入/并行輸出；串行輸入/串行輸出；7．2．3．1右移移位寄存器1DC11DC11DC11DC1串行輸入Din移位脈沖CPQ0Q1Q2Q3Dout串行輸出7．2．3．2左移移位寄存器7．2．3．3雙向移位寄存器當M＝0時，右移當M＝1時，左移1DC11DC11DC11DC1串行輸出Dout移位脈沖CPQ0Q1Q2Q3Din串行輸入7．2．3．4中規(guī)模集成移位寄存器通用的雙向移位寄存器（74194）1．電路符號和引腳含義16個引腳的集成芯片10個輸入端，4個輸出端QAQBQCQD為并行數(shù)據(jù)輸出端QA為左移串行數(shù)據(jù)輸出端QD為右移串行數(shù)據(jù)輸出端A～D為并行數(shù)據(jù)輸入端DR為右移串行數(shù)據(jù)輸入端DL為左移串行數(shù)據(jù)輸入端CP為移位時鐘脈沖輸入端S1和S0為使能輸入端(控制端）電源VCC（16腳）地GND（8腳）Cr

為異步清零端

S1QAQBQCQDS0

74194CPCrDRABCDDL(1)(2)(3)(4)(5)(6)(7)(15)(14)(13)(12)(10)(9)(11)2．邏輯功能異步清零靜態(tài)保持并行送數(shù)右移左移動態(tài)保持輸入輸出CrS1S0CPDLDRABCDQAn+1QBn+1QCn+1QDn+10×××××××××00001××0××××××QAnQBnQCnQDn111

××ABCDABCD101

×0××××0QAnQBnQCn101

×1××××1QAnQBnQCn110

0×××××QBnQCnQDn0110

1×××××QBnQCnQDn1100

××××××QAnQBnQCnQDn3．應用1）構(gòu)成環(huán)行計數(shù)器

S0QAQBQCQDS1

74194CPCrDRABCDDL1×××××101DC11DC11DC11DC1CPQ0Q1Q2Q32）構(gòu)成扭環(huán)行計數(shù)器

S0

QA

QB

QC

QDS1

74194CPCrDR

ABCDDL1×××××1011DC11DC11DC11DC1CPQ0Q1Q2Q313）構(gòu)成奇數(shù)分頻器

S0QAQBQCQDS1

74194CPCrDRABCDDL1×××××10&七分頻4）并行串行的轉(zhuǎn)換

S0

QA

QB

QC

QDS1

74194CPCrDR

ABCDDL110N1N2N3×

1&S0

QA

QB

QC

QDS1

74194CPCrDR

ABCDDL1N4

N5N6N7×1&STCP0110010N1N2N3

N4N5N6N7

110N1N2N3N4N5N6110N1

N2N3N4N51110

N1N2N3N41111

0N1N2N310N1N2110N111100N7N6N5N4N3N2N17．3脈沖序列信號發(fā)生器1、脈沖分配器（節(jié)拍發(fā)生器）將輸入時鐘脈沖經(jīng)過一定的分頻后分別送到各路輸出的邏輯電路，稱為脈沖分配器。它常用來產(chǎn)生各種定時信號（或節(jié)拍脈沖）。它分為計數(shù)型和移位型。計數(shù)型節(jié)拍發(fā)生器的結(jié)構(gòu)框圖如下：譯碼器模M計數(shù)器三位二進制計數(shù)器和3－8譯碼器構(gòu)成的脈沖分配器Q2Q2D2CP2Q1Q1D1CP1Q0Q0D0CP2Y0Y1Y2Y3Y4Y5Y6Y7

74138A2A1A0S1S2S3111111111000000010100111001011101111000000001000000001000000001000000001000000001000000001000000001工作波形圖

123456789Y0Y1Y2Y3Y4Y5Y6Y7消除干擾信號的方法：1）用時鐘脈沖封鎖譯碼門，但此時順序脈沖不再是一個接一個。2）將選通脈沖或封鎖脈沖加在控制輸入端。3）選用扭環(huán)行計數(shù)器作為脈沖分配器的計數(shù)器。4）用環(huán)行計數(shù)器構(gòu)成脈沖分配器，其本身即是。移位型節(jié)拍發(fā)生器D0Q0CP0

D1Q1CP1

D2Q2CP2

D3Q3CP3

D4Q4CP4

D5Q5CP5

D6Q6CP6