數(shù)字電子技術(shù)（宜賓學(xué)院）智慧樹知到期末考試答案章節(jié)答案2024年宜賓學(xué)院

數(shù)字電子技術(shù)（宜賓學(xué)院）智慧樹知到期末考試答案+章節(jié)答案2024年宜賓學(xué)院能起定時作用的電路是()

答案:單穩(wěn)態(tài)觸發(fā)器典型TTL非門輸入級中三極管T1（

）時候1處于倒置狀態(tài)？

答案:前級輸出高電平###輸入接高電平

答案:十五

答案:順序脈沖發(fā)生器在下列邏輯電路中，不是組合邏輯電路的有（）。

答案:寄存器

答案:錯TTL集成JK觸發(fā)器具有保持，置0，置1和翻轉(zhuǎn)四種功能。

答案:對哪種器件中存儲的信息在掉電以后即丟失？

答案:SRAM下面（）說法正確？

答案:CMOSOD門輸出端允許直接并聯(lián)使用約束項對應(yīng)的是不出現(xiàn)的變量取值，所以其值總等于零。

答案:對已知R、S是2個與非門構(gòu)成的基本RS觸發(fā)器的輸入端，則約束條件為（）。

答案:RS=0具有定時功能的電路是（

）

答案:單穩(wěn)態(tài)觸發(fā)器JK觸發(fā)器在CP作用下，若狀態(tài)必須發(fā)生翻轉(zhuǎn)，則應(yīng)使（）。

答案:J=K=1n位移位寄存器要實現(xiàn)n位數(shù)據(jù)的串行輸入并行輸出，需要2n個時鐘。

答案:錯

答案:單穩(wěn)態(tài)觸發(fā)器，小于(1001101)2=(77)10；(27)10=（100111）8421BCD

答案:對

答案:RAC

RBC主從RS觸發(fā)器不能完全克服多次翻轉(zhuǎn)的原因是（）。

答案:主從RS觸發(fā)器的主觸發(fā)器工作原理和同步RS觸發(fā)器相同JK觸發(fā)器具有保持、置“0”、置“1”和不定態(tài)四個功能。

答案:錯下列選項所示采用卡諾圖化簡邏輯函數(shù)式結(jié)果不是最簡式的是（

）。

答案:TTL與非門輸入端并聯(lián)起來使用時，總的低電平輸入電流等于單個端的低電平輸入電流。

答案:對

答案:AB初始狀態(tài)為0100的同步4位二進制計數(shù)器74161，經(jīng)過10個時鐘后的狀態(tài)是1110。

答案:對組合邏輯電路的競爭冒險是由于（）引起的。

答案:電路中存在延遲時序邏輯電路的輸出不僅與當(dāng)時的輸入信號有關(guān)，而且還與原來的狀態(tài)有關(guān)。

答案:對

答案:譯碼

緩沖或增加帶負(fù)載能力

答案:A

A⊕B

AB

A⊕B

答案:4kHZ

翻轉(zhuǎn)組合邏輯電路通常由（）組合而成。

答案:門電路描述觸發(fā)器邏輯功能的方式包括（

）。

答案:特征方程###狀態(tài)轉(zhuǎn)換圖###時序圖###特性表下列（

）MSI器件可有效實現(xiàn)組合邏輯函數(shù)。

答案:數(shù)據(jù)選擇器###譯碼器下列描述正確的是（

）

答案:邊沿觸發(fā)器的動作特點是觸發(fā)器的輸出狀態(tài)僅僅取決于CP脈沖上邊沿或下邊沿到來時S、R、D、J、K、T等輸入狀態(tài)，在此前或之后，輸入狀態(tài)的變化對輸出狀態(tài)均無影響。###同步觸發(fā)器的動作特點是在CP=1的全部時間內(nèi)，S、R、D、J、K、T等數(shù)據(jù)輸入端的變化可引起觸發(fā)器狀態(tài)發(fā)生相應(yīng)變化，因此常被稱為電平觸發(fā)器。###基本RS鎖存器是構(gòu)成各高性能觸發(fā)器的基本單元

答案:下列可以唯一描述一個組合邏輯電路的方式包括（

）。

答案:波形圖###真值表###卡諾圖下列是電可擦除可編程只讀存儲器的是（

）。

答案:EEPROM

答案:四進制編號不同的兩個最大項之和恒為1。

答案:對設(shè)JK觸發(fā)器的起始狀態(tài)Q=1，若令J=1，K=0，則Qn+1=1；若令J=1，K=1，則Qn+1=0。

答案:對二—十進制譯碼器的輸入和輸出端數(shù)分別是（

）

答案:4

10如果兩個函數(shù)式相等，則它們的對偶式也相等。

答案:對TTL電路的OC門和TTL電路的三態(tài)輸出門的輸出端均可并聯(lián)使用。

答案:對二—十進制譯碼器又叫做4線—10線譯碼器，二—十進制編碼器又叫做4線—10線編碼器。

答案:錯函數(shù)Y=AB+BC，使Y=1的輸入ABC組合為()

答案:ABC=110能讀/寫數(shù)據(jù)的存儲器是（

）。

答案:RAM三態(tài)門的輸出有高電平、低電平、不定態(tài)三種狀態(tài)。

答案:錯假設(shè)同步十進制加法計數(shù)器的初始狀態(tài)為0101，15個CP脈沖后它的狀態(tài)為0000。

答案:對單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)維持時間的長短取決于（

）

答案:電路中的R、CT觸發(fā)器只具有保持和翻轉(zhuǎn)功能。

答案:對

答案:假設(shè)輸入模擬信號的最高頻率為10KHZ，進行A/D轉(zhuǎn)換時，其采樣頻率應(yīng)該不小于（

），完成一次轉(zhuǎn)換需要的最長時間為（

）。

答案:20KHZ

50μS一個8選1的數(shù)據(jù)選擇器有8個數(shù)據(jù)輸入端，3個地址輸入端。

答案:對4位二進制計數(shù)器最高位輸出的頻率是輸入CP脈沖頻率的16倍。

答案:錯n位并聯(lián)比較型ADC，有（

）個觸發(fā)器和（

）個電壓比較器。

答案:2n-1

2n-1JK觸發(fā)器輸出端的狀態(tài)在輸入（

）時，當(dāng)時鐘沿到就翻轉(zhuǎn)。

答案:J=K=1時序電路在輸入有限個CP時鐘后，就進入有效循環(huán)，該電路稱為（）電路。

答案:自啟動CMOS非門是由一個NMOS和一個PMOS組成，其柵極相連作為輸入，漏極相連作為輸出，NMOS源極需接（）電平，PMOS源極接（）電平。

答案:低高

答案:扭環(huán)形

不能3線-線譯碼器74LS138接通電源后，無論地址輸入端怎樣變化，輸出均被封鎖在高電平，則其原因可能是（）。

答案:片選端S'2或S'3未有效接低電平###片選端S1未有效接高電平下列(

)中的兩個最小項是邏輯相鄰最小項。

答案:TTL集電極開路門（OC門）的輸出端可以線與連接。

答案:對現(xiàn)場可編程門陣列的英文縮寫為（

）。

答案:FPGA以下門電路中，（

）的輸出端可以實現(xiàn)線與。

答案:集電極開路（OC）門

答案:在A/D轉(zhuǎn)換中，輸入模擬信號中最高頻率分量是10kHz，則最低采樣頻率是20kHz。

答案:對4線-10線譯碼器中輸出狀態(tài)只有Y2=0，其余輸出端均為1，則它的輸入狀態(tài)應(yīng)?。ǎ?。

答案:0010

答案:若在編碼器中有50個編碼對象，則要求輸出二進制代碼位數(shù)為（）位。

答案:68線-3線優(yōu)先編碼器74LS148接通電源后，其選通輸出端輸出低電平，則其原因可能是（）

答案:無有效編碼輸入同步計數(shù)器是指（）的計數(shù)器。

答案:各觸發(fā)器時鐘端連在一起，統(tǒng)一由系統(tǒng)時鐘控制5個變量可構(gòu)成32個最小項，變量的每一種取值可使30個最小項的值為1。

答案:錯CMOS門電路輸入端接一個大于2KΩ的電阻到地，這個輸入端相當(dāng)于高電平輸入。

答案:錯三位二進制加法計數(shù)器的初態(tài)為101，經(jīng)過10個計數(shù)脈沖后的輸出為110。

答案:錯用字?jǐn)U展的方法將4片256×8位的RAM連接成1024×8位RAM時，需把地址碼A8、A9經(jīng)（

）后送到各片256×8位RAM的片選端作片選信號。

答案:2—4線譯碼器一個8位串行數(shù)據(jù)，輸入8位移位寄存器，時鐘脈沖頻率為1kHz，經(jīng)過()可轉(zhuǎn)換為8位串行數(shù)據(jù)輸出。

答案:16ms一個ROM共有10根地址線，8根位線，則其存儲容量為（

）。

答案:8KB

答案:下列（

）從功能上說屬于一對反操作。

答案:譯碼器和編碼器###數(shù)據(jù)選擇器和數(shù)據(jù)分配器單穩(wěn)態(tài)觸發(fā)器的主要用途是（）

答案:延時、定時、整形CMOS邏輯門靜態(tài)功耗和動態(tài)功耗之間的區(qū)別為（

）。

答案:靜態(tài)功耗是在輸出電平不變的時候產(chǎn)生###動態(tài)功耗是輸入信號和輸出信號以一定頻率切換時產(chǎn)生的功耗若存儲器的容量是256×4RAM，該RAM數(shù)據(jù)線有8根，地址線有4根。

答案:錯4位數(shù)值比較器不能用來實現(xiàn)三變量的邏輯函數(shù)。

答案:對(88)10=(

)16

答案:58

答案:8421BCD碼譯碼器的數(shù)據(jù)輸入線與譯碼輸出線的組合是（）。

答案:4：10555定時器的兩個比較器的參考比較電壓分別是（

）

答案:設(shè)下圖中所有觸發(fā)器的初始狀態(tài)皆為0，找出圖中觸發(fā)器在時鐘信號作用下，輸出電壓波形恒為0的是（

）圖。

答案:RAM主要由（

）、（

）和讀/寫控制電路三部分組成。

答案:地址譯碼器

存儲矩陣下列選項中（

）轉(zhuǎn)換速度最快。

答案:并聯(lián)比較型

答案:0.2V

答案:10

50%能實現(xiàn)脈沖延時的電路是（）。

答案:單穩(wěn)態(tài)觸發(fā)器下列各種器件中，不屬于時序邏輯器件的是（）

答案:譯碼器8選1數(shù)據(jù)選擇器能實現(xiàn)最多4個變量的邏輯函數(shù)。

答案:對

答案:單穩(wěn)態(tài)觸發(fā)器8選1數(shù)據(jù)選擇器有三個地址輸入端，最多可以實現(xiàn)三個變量的邏輯函數(shù)。

答案:錯使用或非門做反相器使用，其他輸入端應(yīng)接低電平，異或門做反相器使用，其他輸入端應(yīng)接低電平。

答案:錯變量數(shù)相同且編號相同的最小項和最大項是互補關(guān)系。

答案:對一個觸發(fā)器必須具有“0”、“1”兩個穩(wěn)定狀態(tài)。

答案:對有一個6位D/A轉(zhuǎn)換器，設(shè)滿度輸出為6.3V，輸入數(shù)字量為110111，則輸出模擬電壓為5.5V。

答案:對

答案:EPROM是可擦除可編程只讀存儲器。

答案:對關(guān)于最小項和最大項的描述（

）是正確的？

答案:一個邏輯函數(shù)全部最小項之和恒等于1JK觸發(fā)器功能很強，輔以簡單設(shè)計，它就能夠?qū)崿F(xiàn)以下（）觸發(fā)器的邏輯功能。

答案:D觸發(fā)器###T'觸發(fā)器###T觸發(fā)器###RS觸發(fā)器任意形狀的信號通過施密特觸發(fā)器后的波形為（

）

答案:矩形脈沖

答案:T觸發(fā)器滯回特性是（）的基本特性。

答案:施密特觸發(fā)器CPLD器件為復(fù)雜可編程邏輯器件，掉電后信息消失。

答案:錯

答案:三進制下列電路中，屬于時序邏輯電路的是（）

答案:寄存器

答案:4Y=AB+C的對偶式為：（）

答案:(A+B)C

答案:三

六門電路輸入端噪聲容限越大，說明電路的抗干擾能力越強。

答案:對由10級觸發(fā)器構(gòu)成的二進制計數(shù)器，其最大模值為（）。

答案:1024沒有穩(wěn)定狀態(tài)，只具有暫穩(wěn)態(tài)的電路是（）

答案:多諧振蕩器下列選項中，（

）的抗干擾能力最強。

答案:雙積分型按照觸發(fā)器翻轉(zhuǎn)的先后順序可將時序邏輯電路分為穆爾型時序邏輯電路和米利型時序邏輯電路。

答案:錯某512位串行輸入串行輸出右移寄存器，已知時鐘頻率為4MHZ，數(shù)據(jù)從輸入端到達輸出端被延遲（）時間。

答案:256μS對于邏輯變量的取值，“1”比“0”大。

答案:錯

答案:（b）任何一個邏輯函數(shù)的最簡與或式是唯一的

答案:錯8位的DAC0808是（

）？

答案:權(quán)電流型DAC施密特觸發(fā)器可以把不規(guī)則的輸入信號整形為矩形脈沖信號。

答案:對請選擇不能組成移位寄存器的觸發(fā)器（）。

答案:基本RS觸發(fā)器某8位D/A轉(zhuǎn)換器，當(dāng)輸入全為1時，輸出電壓為5.10V，當(dāng)輸入D=（10000010）2，輸出電壓為（

）

答案:2.60V多諧振蕩器可產(chǎn)生（）。

答案:矩形脈沖在擴展RAM容量時，常用到字?jǐn)U展，通常需要把多余的高位地址輸入端通過（

）后，作為RAM芯片的片選信號。

答案:譯碼器

答案:十

答案:0.7(RA+2RB)C構(gòu)成模值為256的二進制計數(shù)器，需要（）級觸發(fā)器。

答案:8若被編碼的對象為10個開關(guān)量，至少應(yīng)該選用三位二進制代碼。

答案:錯可編程只讀存儲器可以簡寫為（

）。

答案:PROM對于ADC0832，如果參考比較電壓為5V，1LSB為（

）。

答案:40mV描述ADC的主要技術(shù)指標(biāo)是（

）和（

）。

答案:轉(zhuǎn)換精度

轉(zhuǎn)換時間下列（）門可實現(xiàn)“線與”功能？

答案:TTLOC門下列存在約束條件的觸發(fā)器包括（）

答案:SR觸發(fā)器下列（

）器件可以用來保存一位二進制信息

答案:觸發(fā)器只有暫穩(wěn)態(tài)的電路是（）。

答案:多諧振蕩器

答案:與非關(guān)系一只四輸入端或非門，使其輸出為1的輸入變量取值組合有（）種。

答案:1對于四位的左移移位寄存器，若初始狀態(tài)為1011，在串行輸入端固定接低電平“0”，移位寄存器的輸出端狀態(tài)在4個CP作用下的移位過程是（）

答案:1011—0110—1100—1000—0000一個4位的二進制加法計數(shù)器，若初始狀態(tài)為0011，經(jīng)過8個CP后，計數(shù)器的輸出狀態(tài)為（）

答案:1011由D觸發(fā)器構(gòu)成十進制加法計數(shù)器，至少需要用四個觸發(fā)器，此時無效狀態(tài)有六個。

答案:對下列（

）結(jié)構(gòu)的ADC抗干擾能力最強.

答案:雙積分型衡量A/D轉(zhuǎn)換器性能的主要性能指標(biāo)是（）和（）。

答案:轉(zhuǎn)換精度轉(zhuǎn)換時間若10位的逐次漸進型A/D轉(zhuǎn)換器，取時鐘信號的頻率為1MHz，則完成一次轉(zhuǎn)換操作需要的時間是（

）

答案:12μs已知被轉(zhuǎn)換信號的上限頻率為10KHZ，則A/D轉(zhuǎn)換器的采樣頻率至少應(yīng)高于（），完成一次轉(zhuǎn)換所用的時間小于（）。

答案:20KHZ50μS8位D/A轉(zhuǎn)換器當(dāng)輸入數(shù)字量只有最高位為高電平時輸出電壓為5V，若只有最低位為高電平，則輸出電壓為（）mV，若輸入為10001000，則輸出電壓為（）V。

答案:40mv5.32V下列A/D轉(zhuǎn)換器中，轉(zhuǎn)換速度最快的是（）

答案:并聯(lián)比較型DAC0808屬于()電路結(jié)構(gòu)的D/A轉(zhuǎn)換器？

答案:權(quán)電流型DAC10位D/A轉(zhuǎn)換器的分辨率為（）

答案:1/(210-1)n位并聯(lián)比較型A/D轉(zhuǎn)換器的電路中通常包括（）電壓比較器和（）觸發(fā)器。

答案:2n-12n-1有一個8位A/D轉(zhuǎn)換器，其參考電壓為5V則1LSB大約等于（）。

答案:40mV

答案:單穩(wěn)態(tài)觸發(fā)器，觸發(fā)脈沖的寬度小于暫穩(wěn)態(tài)時間在電壓控制端（⑤腳）不加控制電壓的情況下，555定時器的閾值電壓為（

）。

答案:

答案:0.7(RA+2RB)C可以直接產(chǎn)生矩形脈沖的是（）

答案:多諧振蕩器下列電路中具有兩個暫穩(wěn)態(tài)的是（）

答案:多諧振蕩器

答案:RAC

RBC單穩(wěn)態(tài)觸發(fā)器輸出的脈沖寬度和（）有關(guān)。

答案:電路中的R、C由555定時器構(gòu)成的施密特觸發(fā)器的兩個閾值電壓分別是（

）

答案:下列電路可以用于定時的是（）

答案:單穩(wěn)態(tài)觸發(fā)器

答案:（b）用4片256字×4位的RAM構(gòu)成1024字×4位RAM時，一般采用字?jǐn)U展的辦法，這時高位地址碼A8、A9需經(jīng)（

）后送到各片256字×4位的片選端以實現(xiàn)字?jǐn)U展。

答案:2—4線譯碼器半導(dǎo)體存儲器按功能分為（）和（）兩種。

答案:ROMRAMFPGA器件為（）。

答案:現(xiàn)場可編程門陣列，掉電后信息消失2048×8位RAM芯片，其數(shù)據(jù)線的個數(shù)是（）

答案:8某RAM有8根數(shù)據(jù)線，8位地址線，則其存儲容量為（）。

答案:2KBEPROM是指（）。

答案:可擦除可編程只讀存儲器CPLD器件為（）。

答案:復(fù)雜可編程邏輯器件，掉電后信息不消失只能讀出數(shù)據(jù)，不能更改數(shù)據(jù)的存儲器是（）。

答案:ROMROM主要由（）和（）兩部分組成。

答案:地址譯碼器存儲矩陣為了構(gòu)成4096×8的RAM，需要（）片1024×4的RAM。

答案:8片

答案:

答案:四

減法用8級觸發(fā)器可以記憶（）種不同的狀態(tài)。

答案:256

答案:十三下面所示電路中能實現(xiàn)對時鐘信號二分頻的電路為（

）。

答案:若JK觸發(fā)器的原狀態(tài)為0，欲在CP作用后仍保持為0狀態(tài)，則激勵函數(shù)JK的值應(yīng)是（）。

答案:J=0，K=×具有約束條件的觸發(fā)器有（）

答案:主從RS觸發(fā)器

答案:001

6

答案:3有一個左移移位寄存器，當(dāng)預(yù)先置入1011后，其串行輸入端固定接0，在4個移位脈沖CP作用下，四位數(shù)據(jù)的移位過程是（）

答案:1011—0110—1100—1000—0000采用4位比較器7485對兩個四位二進制數(shù)進行比較時，先比較（）位。

答案:最高一個數(shù)據(jù)選擇器的地址輸入端有3個時，最多可以有（）個數(shù)據(jù)信號輸入。

答案:8串行加法器進位信號采用（）傳遞，而并行加法器的進位信號采用（）傳遞。

答案:逐位超前

答案:

答案:110

答案:編碼器有一個T形走廊，在相會處有一路燈，在進入走廊的A、B、C三地各有一個控制開關(guān)都能獨立控制，任意閉合一個開關(guān)（閉合時用狀態(tài)“1”表示，斷開時用狀態(tài)“0”