高等計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)

高等計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)

主存與存儲(chǔ)管理系統(tǒng)

MainMemory&MemoryManagement

（第六講）

程旭

2010.5,10

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存儲(chǔ)系統(tǒng)的擴(kuò)展圖示

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微處理器-主存(DRAM)的延遲差距

1000Proc

60%/yr.

100Processor-Memory

PerformanceGap:

(grows50%/year)

10

DRAM7%/yr.

Or-CIC0Vg9Z86OLCMC0bg9Z86O

00CO88888880066666666660

665555G55666666666660

T-Y-T-T-T-LT-LLT-LLLVT-LLLT-LCM

Time

主有系統(tǒng)的性能

°延遲(Latency)：主要與Cache的性能相關(guān)

?訪問(wèn)時(shí)間(accesstime)

?周期時(shí)間(cycletime)

°帶寬(Bandwidth)：主要與I/O的性能相關(guān)

?帶寬對(duì)Cache的性能也很重要(L2?Cache)

°提高帶寬比減低延遲容易些

°在系統(tǒng)級(jí)(板級(jí))提高存儲(chǔ)系統(tǒng)性能受限制

°在芯片內(nèi)部提高存儲(chǔ)系統(tǒng)的性能

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主存性能

簡(jiǎn)單:CPU、Cache、總線和主存同寬(32或64位)

寬度:CPU/Mux1個(gè)存儲(chǔ)字；Mux/Cache、總線和主存N個(gè)存儲(chǔ)字(Alpha:64位&

256位；UtraSPARC512)

交叉(Interleaved):CPU^Cache和總線1個(gè)存儲(chǔ)字：存儲(chǔ)器N個(gè)存儲(chǔ)體(4模)；示

例為字交叉(wordinterleaved)

第一種解決方案第二種解決方案第三種解決方案

高帶寬DRAM存儲(chǔ)器和Cache之間寬數(shù)據(jù)通路存儲(chǔ)模塊交叉訪問(wèn)

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增加帶寬交叉訪問(wèn)(Interleaving)

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主存性黃巨

°時(shí)序模型(字長(zhǎng)32位)

?1個(gè)周期發(fā)送地址，

?6個(gè)周期訪問(wèn)時(shí)間，1個(gè)周期發(fā)送數(shù)據(jù)

?Cache塊為4個(gè)字

°SimpleM.P.=4x(1+6+1)=32

°WideM.P?=1+6+1=8

°InterleavedM,P.=1+6+4x1=11

M*"JUdrmI網(wǎng)"外AuMrwRd**

10IIB||14II15II

獨(dú)立存儲(chǔ)體

°獨(dú)立訪問(wèn)與順序訪問(wèn)的存儲(chǔ)體

?多處理器

?I/O

?CPU（HitundernMisses,非阻塞Cache）

°超體CSuoerba*）:包含若干Bank,支持同時(shí)的多路訪問(wèn)

°俄攵皿2：所有的存儲(chǔ)器在單塊傳輸中都活躍

°體數(shù)為多少？

體數(shù)＞一個(gè)體中訪問(wèn)存儲(chǔ)字所需的時(shí)鐘數(shù)

?春春支持順序訪問(wèn)'否則在上一次訪問(wèn)完成之前'就會(huì)再次訪問(wèn)原存

?（就像向量處理的方式）

G-一."—Superbankoffset

Superbanknumber5-——

banknumberbankoffset

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避免體沖突

°程序

intx[256][512];

for(j=0;j<512;j=j+1)

for(i=0;i<256;i=i+1)

x[i][j]=2*x[i][j];

°即使有128個(gè)體，由于512是128的倍數(shù)，字訪問(wèn)時(shí)還會(huì)出現(xiàn)沖突

°軟件：循環(huán)交換或聲明數(shù)組大小不是2的幕次(數(shù)組填充[Arraypadding])

°硬件：質(zhì)數(shù)存儲(chǔ)體

?體號(hào)=地址mod體數(shù)

?體內(nèi)地址=地址mod體內(nèi)字?jǐn)?shù)

?體號(hào)〈體數(shù)

?體內(nèi)地址V體內(nèi)字?jǐn)?shù)

?地址V體數(shù)*體內(nèi)字?jǐn)?shù)

?體數(shù)和體內(nèi)字?jǐn)?shù)互質(zhì)

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快速體號(hào)

0中國(guó)余數(shù)定理

整數(shù)ai和bi滿足下列規(guī)則:

bi=xmod0<bi<ai,0<x<aoxalxa2x...

并且如果iwj時(shí)ai和aj互質(zhì)，那么整數(shù)x只有唯一結(jié)果（確定映射）:

?體號(hào)=b0,體數(shù)=a0（本例為3）

?體內(nèi)地址=體內(nèi)字?jǐn)?shù)=叫（本例為8）

?N個(gè)字編址為0到N?1,質(zhì)數(shù)體數(shù),字?jǐn)?shù)為2的塞次

Seq.InterleavedModuloInterleaved

BankNumber:012012

Address

00128

withinBank:7345911617

267818

10

3910111911

412131412"420

51516172113

618192062214

721222315723

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存儲(chǔ)技術(shù)

°靜態(tài)存儲(chǔ)器：SRAM、RegisterFile

°動(dòng)態(tài)存儲(chǔ)器：DRAM、SDRAM、DDR和RAMbus

°主存系統(tǒng)體系結(jié)構(gòu)研究

0存儲(chǔ)管理系統(tǒng)介紹與回顧

?？偨Y(jié)

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隨機(jī)存儲(chǔ)器(RAM)技術(shù)

°為什么計(jì)算機(jī)設(shè)計(jì)人員需要了解RAM技術(shù)？

?處理器的性能通常受到存儲(chǔ)器帶寬的限制

?隨著集成電路密度的增加，一些存儲(chǔ)器將和處理器集成在同

一芯片上

-片載存儲(chǔ)器來(lái)滿足特殊需求

-指令cache

-數(shù)據(jù)cache

-寫(xiě)緩沖器

°為什么不用觸發(fā)器技術(shù)來(lái)實(shí)現(xiàn)RAM?

?密度：RAM需要更高的密度

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將態(tài)RAM單元

6管SRAM單元

word

（行選）

而

°寫(xiě)操作：

1.驅(qū)加立線(bit)

2.選擇行

°讀操作：

1.對(duì)兩條位線預(yù)充電，使得bitnVdd

2.選擇行

3.存儲(chǔ)單元將一條線拉為低_

4.列上的信號(hào)放大器檢測(cè)bit和市之間的差異

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典型的SRAM組織：16字x4位

Din3Din2DiniDinO

WrEn

Precharge

WrDriver&IWrDriver&IWrDriver&IWrDriver&

Precharger/PrechargerJPrechargerJPrecharger

AAo

d

d

r

e

sA

s

D

e

cA2

o

d

e

rA

Word15

SRAMSRAMSRAMSRAM

CellCellCellCell

SenseAmpSenseAmpSenseAmpSenseAmp

Dout3Dout2Dout1Dout0

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寄存器堆所用的單端口（寫(xiě)）SRAM單元

SelA

一SelB

SelW

aw

°為了將新值寫(xiě)入存儲(chǔ)單元:

?我們需要同時(shí)驅(qū)動(dòng)兩邊

?每次只能寫(xiě)入一個(gè)存儲(chǔ)字

°增設(shè)另外一對(duì)位線（W和市）

?可以同時(shí)進(jìn)行讀和寫(xiě)

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雙讀端口、單寫(xiě)端口的寄存器堆

busW<31>busW<l>busW<0>

WrEn

▼

WrDriver+WrDriver+

A

d/Ra

d/

r

e5

s

s

D,Rb

e/

c5

o

d

e

r/Rw

/

5

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典型SRAM的邏輯

2Nwords

N

WE_LxMbitI

?「A

OE_L

一加SRAM

°寫(xiě)使能信號(hào)通常是低電平有效(WE_L)

°Din和Dout是結(jié)合在一起的：

?需要一個(gè)新的控制信號(hào)一輸出使能信號(hào)(OE_L)

?WE_L有效(Low),OE_L禁止(High)

-D為數(shù)據(jù)輸入

?WE_L禁止(High),OE_L有效(Low)

-D為數(shù)據(jù)輸出

?WE_L和OE_L都有效：

-曷果不確定.千萬(wàn)不要這樣做!!！

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典翹的SRAM時(shí)序

^7^—>2Nwords

WE_LxMbit

OE_L:SRAMI/

-?M

WriteTiming:ReadTiming:

DDataInDataOutXJunk]DataOut

II

AWriteAddressJunkReadAddresseadAddress

-

-

-

OE_L；-

1

WEIL

LWrite31r

1HoldTimeReadAccessReadAccess

TimeTime

WriteSetupTime

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進(jìn)一步分析SRAM單元

6管SRAM單元

word

（行選擇）

°通常SRAM具有許多存儲(chǔ)字（行）

?位線（bitlines）就很長(zhǎng)，因而也就具有較大的電容

?晶體管N1、N2、P1和P2就必須非常小

°晶體管N1、P1沒(méi)有足夠的能量來(lái)快速驅(qū)動(dòng)位線（Bit）:

?需要增設(shè)一個(gè)信號(hào)放大器（senseamplifier）來(lái)比較Bit和Bit

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SRAM的問(wèn)題

°六個(gè)晶體管需要較多的芯片面積

°假設(shè)在某單元中存儲(chǔ)“0”：

?晶體管N1將試圖將旦t拉為0

?晶體管P2將試圖將Bit為1

°但是由于這些位線在預(yù)充電時(shí)都將置為高:那么是否必須需要

P1和P2?

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SRAM的問(wèn)題(續(xù))

Select=1

N1的門電容

當(dāng)將入“0”到這個(gè)

單元時(shí)，置為高

N1On

在下一次寫(xiě)入之前,P2將

一直保持為高_(dá)工士

bit=1—一bit=O

P型晶體管(P2)具有三個(gè)功能:

?在讀操作期間,將前線驅(qū)動(dòng)為高(Select=1)

?在下一次寫(xiě)操作之前,保持N1的門一直在高電平_

?在讀操作期間,防止N1的門電容將它的所有電荷都泄漏給前

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4管RAM單元RowSelect

o讀操作：_

?1.對(duì)b預(yù)充電，使得bnVdd

?2.選擇行

?3.感應(yīng)、在讀取數(shù)據(jù)期間，

?4.放大數(shù)據(jù)/消耗掉的電荷，必

?5.寫(xiě)I須被恢復(fù)

o刷新：

?假讀周期?優(yōu)i點(diǎn)?

寫(xiě)操作：?''載小:取消了2個(gè)負(fù)載

?1.驅(qū)動(dòng)位線(bitlines)設(shè)備和1個(gè)供電端

?2.選擇行?缺點(diǎn).

?'抽加了刷新周期

?降低了抗干擾能力

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單管單元

°寫(xiě)操作：行選擇

?1.驅(qū)動(dòng)位線

?2.選擇行，

°讀操作：1I—

?1.預(yù)充電,使得位線nVdd二二

?2.選擇行工

?3.單元和位線共享電荷位線一

-在位線上只有非常小的電壓變化

?4.感應(yīng)（非常奇妙的感應(yīng)放大器）

-可以檢測(cè)到大約一百萬(wàn)電子伏特的變化

?5.寫(xiě)：恢復(fù)電壓值

°刷新

?1.僅僅需要對(duì)每個(gè)單元進(jìn)行一次假讀操作

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DRAM引論

DynamicRAM(DRAM):

?需要刷新

-密度非常高

?耗電非常低(工作時(shí)0?1~0.5W,

等待(standby)0.25~10mW)

?每位的成本非常低

?管腳敏感：D

-輸出使能(OutputEnable:OE_L)

-寫(xiě)使能(WriteEnable:WE_L)

-行地址過(guò)濾(Rowaddressstrobe:ras)

-列地址過(guò)濾(Coladdressstrobe:cas)

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傳統(tǒng)的DRAM組成

位線（數(shù)據(jù)）

每個(gè)交叉點(diǎn)代表一個(gè)單

行

管DRAM單元

譯

碼

器RAM單元陣列

RAMCellArray

字選擇（行選擇）

列選擇器&I/O電路列地址

行地址

°行和列地址在一起:

數(shù)據(jù)?每次選擇一位

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典型的DRAM組成

典型DRAMs:并行訪問(wèn)多位

?例如：2MbDRAM=256Kx8=512行x512歹Ux8位

?行和列地址并行作用于所有8個(gè)位面(planes)

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典型DRAM的邏輯框

RASJMCASLWE^l|OE_L

A/256Kx8

9DRAM

控制信號(hào)（RAS_L,CAS_L,WE_L,OE_L）都是低電平有效

Din和Dout合痛一起（D）:

?WE_L有效（低）,OE_L禁止（高）時(shí)，

-D作為數(shù)據(jù)輸入管腳

?WE_L禁止（高）,OE_L有效（低）

-D作為數(shù)據(jù)輸出管腳

°行和列地址共享相同的一組管腳（A）

?RASL變成低：管腳A被鎖定為行地址

?CASL變成低：管腳A被鎖定為列地址

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與操作定時(shí)

DRAMRAS_I|QCAS^LWE^j_L

當(dāng)RAS_L有效時(shí)，

A/個(gè)256Kx8/

所有DRAM開(kāi)始訪問(wèn)

9DRAM8

DRAM寫(xiě)時(shí)鐘周期

RAS_L

CAS_Li>I

_i______?__________i|______________iV

AXRow.dressXcjolAddressXJunkjXRow%ddA

=i~?1=I

?1-?L

WE_L?I

_________i______V

DJinjkA

DataInT

WRAccessTimeWRAccessTime**

EarlyWrCycle:WE_LassertedbeforeCAS_LLateWrCycle:WE_LassertedafterCAS_L

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讀操作定時(shí)

DRAMWE.J1°*_L

當(dāng)RAS_L有效時(shí)，

A/個(gè)256Kx8_/

所有DRAM開(kāi)始訪問(wèn)

9DRAM8

DRAM讀時(shí)鐘周期

RASL

CAS_L

ressCplAddress

OEL!~\L_

一]____?

DHi以ZXJuhiHichZ

'ReadAccess!OutputEnable

iTimeDelay

EarlyReadCycle:OE_LassertedbeforeCAS_LLateReadCycle:OE_LassertedafterCAS_L

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DRAM讀操作定時(shí)

DRAMRead

PrechargePrecharge

RASRASActiveRASActive

CAS

Address

Bus

WE

Data

Bus

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周期時(shí)間與訪問(wèn)周期

一周期時(shí)間，

訪問(wèn)時(shí)間I時(shí)間

DRAM（讀/寫(xiě)）周期時(shí)間>>DRAM（讀/寫(xiě)）訪問(wèn)時(shí)間

DRAM（讀/寫(xiě)）周期時(shí)間：

?我們可以以多快的頻率來(lái)開(kāi)始進(jìn)行存儲(chǔ)訪問(wèn)？

?比喻:我們只能在4x的年度的夏天，才能收看到奧運(yùn)會(huì)足球賽

DRAM（讀/寫(xiě)）訪問(wèn)時(shí)間：

?一旦我們開(kāi)始進(jìn)行訪問(wèn)，那么要過(guò)多長(zhǎng)時(shí)間可以獲得數(shù)據(jù)?

?比喻:在奧運(yùn)會(huì)期間，一旦我們想看，最多等一天就可以收看

到下一場(chǎng)比賽

DRAM的帶寬限制：

?比喻：如果我們2002年還想看新的世界級(jí)足球比賽?

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計(jì)算機(jī)中的主存系統(tǒng)

S7

輸入/黜,

圖冊(cè)系第

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主有訪問(wèn)過(guò)程

A:TransactionrequestmaybedelayedinQueue

B:TransactionrequestsenttoMemoryController

C:TransactionconvertedtoCommandSequences

(maybequeued)

D:Command/sSenttoDRAM

Ej：RequiresonlyaCASor

E2:RequiresRAS+CASor

E3-RequiresPRE+RAS+CAS

F:TransactionsentbacktoCPU

“DRAMLatency"=A+B+C+D+E+F

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NeedforErrorCorrection!

°Motivation:

?Failures/timeproportionaltonumberofbits!

?AsDRAMcellsshrink,morevulnerable

°Wentthroughperiodinwhichfailureratewaslowenoughwithouterror

correctionthatpeopledidn'tdocorrection

?DRAMbankstoolargenow

?Serversalwayscorrectedmemorysystems

°Basicidea:addredundancythroughparitybits

?Commonconfiguration:Randomerrorcorrection

SEC-DED(singleerrorcorrect,doubleerrordetect)

Oneexample:64databits+8paritybits(11%overhead)

?Reallywanttohandlefailuresofphysicalcomponentsaswell

OrganizationismultipleDRAMs/DIMM,multipleDIMMs

WanttorecoverfromfailedDRAMandfailedDIMM!

“Chipkill,,handlefailureswidthofsingleDRAMchip

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口

DRAM技術(shù)的發(fā)展口

□「

Throughputvs.Latency一

Structural

Modifications

Targeting

Latency

Conventional

DRAM

(Mostly)StructuralModifications

TargetingThroughputVCDRAM

InterfaceModifications匚)

TargetingThroughput

口口

Rambus.DDR/2FutureTrends

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快速頁(yè)模式(FastPageMode,FPM)DRAM

常規(guī)DRAM組成：

?N行xN歹(IxM位

?同時(shí)讀和寫(xiě)M位

?每M位訪問(wèn)需要一個(gè)RAS/

CAS周期

FPMDRAM列地址,.

萬(wàn)r

?NxM鎖存器來(lái)保存一行—k—Nil*1

T

°在讀取一行到寄存器后DRAM，行地址

?僅僅需要CAS來(lái)訪問(wèn)該行中N

的其他M位存儲(chǔ)塊(bank)1

?在保持有效，同時(shí)

RAS_L位輸出］

CAS「不斷變化M位

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EDODRAM(ExtendedDataOut)

EDORead(20%—40%性能提升)

RASRASActive

CAS

Address

Bus

WE

Data

Bus

EDODRAM性能指標(biāo)：5-2-2-2at66MHz

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BurstEDODRAMRowAccess

ColumnAccess

TransferOverlap

DataTransfer

CAS

Address

RowColumn

AddressAddress

ValidIValidValid:Valid

DataLDatatData*Data

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SDRAM(SynchronousDRAM)

基于DRAM的技術(shù)(CAS、RAS,etc)

°允許在一個(gè)DIMM中包含多個(gè)BANK

?DIMMSDRAM168pin增加了baO、ba1兩個(gè)管腳

°與CPU或芯片組使用同步時(shí)鐘信號(hào)

°五組控制信號(hào)，可組成多種命令MAML(IUNCIION)cyRASICASfWLIDOMADDRDQsNOTES

COMMANDINHIBIT(NOP)HXXXXXX

?CS：chipselectNOOPERATION(NOP)LHHHXXX

?RAS：rawaddressselectACTIVE(Selectbankandactivaterow)LLHHXBaMRowX3

：READ(SelectbankandcolumnandstartREADburst)LHLHXBamotolX4

?CAScoladdressselectWRITE(SelectbankandcolumnandLHLLXB?<olValid4

?WE：writeenablestartWRITEbast)

BURSTTERMINATELHHLXXActive

?DQM：outputenablePR6CHARGE(Deactvaterowmbankorbanks)LLHLXCodeX5

AUTOREFRESHaLLLHXXX6.7

°更好的支持Burst方式SELFREFRESH(Enterselfrefreshmode)

LOADMODEREGISTERLLLLXOpcodeX2

-一--

°可編程設(shè)置模式：WriteEnable/OutputEnable-LActive8

WMMnhM/OuWHgh-Z----H-High-28

?Bustlength,sequence...

北京大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系北京大學(xué)微處理器研究開(kāi)發(fā)中心

SDRAM(SynchronousDRAM)

SDRAMModeRegister

BAA10A9A8A7A6A5A2A0

Address

Bus

ModeRegister

BurstLength

/ll/l0/9/8/7/6/5/4/3/2/1/0/

M2M1MOM3=0M3=1

ReservecfWBOpModeCASLatencyBTBurstLength

/00011

00122

M3BurstType

M9WrrteBurstMcxie01044

ProgrammedBurstLength□Sequential01188

Interleaved

SingleLocationAccess□100ReservedReserved

101ReservedReserved

M6M5M4CASLatency

110ReservedReserved

0Reserved

M8M7M6MoOperatingMode