第13章wu時序邏輯電路

第13章時序邏輯電路13.1基本雙穩(wěn)態(tài)觸發(fā)器13.2鐘控雙穩(wěn)態(tài)觸發(fā)器13.4計數(shù)器13.5集成555定時器13.3

寄存器第13章目錄數(shù)字電路分為兩類：組合邏輯電路；時序邏輯電路。時序邏輯電路的特點：由觸發(fā)器、邏輯門構成，它在某一時刻的輸出狀態(tài)不僅與該時刻的輸入信號有關還與電路原來的輸出狀態(tài)有關。組合邏輯電路的特點：只由邏輯門電路組成，它在某一時刻的輸出狀態(tài)僅由該時刻的輸入信號狀態(tài)決定。概述&a&b反饋兩個輸入端兩個輸出端Q=1，稱觸發(fā)器處于1態(tài)或置位狀態(tài)；Q=0，稱觸發(fā)器處于0態(tài)或復位狀態(tài)13.1基本雙穩(wěn)態(tài)觸發(fā)器——R-S

觸發(fā)器輸入RD=0,SD=1時若原狀態(tài)：輸出變?yōu)椋?a&b0(1)11(0)1010觸發(fā)器置0或復位輸入RD=1,SD=0時若原狀態(tài)：（0）1（1）010101輸出變?yōu)椋?a&b觸發(fā)器置1或置位輸入RD=1,SD=1時若原狀態(tài)：10111001輸出保持原狀態(tài)：&a&b輸入RD=1,SD=1時若原狀態(tài)：輸出保持原狀態(tài)：01110110&a&b結論：輸入RD=1,SD=1時，Q的狀態(tài)不變，具有保持原狀態(tài)的功能，存放一位二進制數(shù)。輸出變?yōu)椋?a&b110結論：RD輸入負脈沖或輸入低電平0,只要保持

SD=1，使Q=0,RD稱復位端101輸出變?yōu)椋?a&b結論：SD輸入負脈沖或輸入低電平0,只要保持

RD=1，使Q=1,SD稱置位端輸入RD=0,SD=0時0011輸出全是1當RD、SD由0同時變?yōu)?時，傳輸快的門輸出變?yōu)?，另一個門輸出不變。使得輸出狀態(tài)不確定。&a&b11RDSD基本R-S觸發(fā)器的功能表復位置位記憶功能說明不確定應禁止QQSDRD邏輯符號輸入信號低電平有效總結1、R-S觸發(fā)器是雙穩(wěn)態(tài)器件，有兩個穩(wěn)定的狀態(tài)，1態(tài)或0態(tài)。只要令RD=SD=1，觸發(fā)器即保持原態(tài)。穩(wěn)態(tài)情況下，兩輸出互補。一般定義Q為觸發(fā)器的狀態(tài)。2、在輸入端加入負脈沖，可以使觸發(fā)器狀態(tài)變化。SD端加入負脈沖，使Q=1，SD稱為“置位”或“置1”端。RD端加入負脈沖，使Q=0，RD稱為“復位”或“清0”端。QQRDSD輸入信號高電平有效復位置位記憶功能說明不確定應禁止0000111113.2時鐘控制的雙穩(wěn)態(tài)觸發(fā)器&c&d&a&bCP直接置0端直接置1端（一）R-S

觸發(fā)器時鐘脈沖信號tpA&c&d&a&bCPCP=0時011觸發(fā)器保持原態(tài)11CP=1時1&c&d&a&bCP&c&d&a&bCP當CP=1，R=1、S=1，R、S由1同時變?yōu)?，或CP由1變?yōu)?，輸出不確定時鐘控制R-S觸發(fā)器功能表Qn+1---現(xiàn)狀態(tài)Qn

---原狀態(tài)在CP脈沖為規(guī)定的電平時，觸發(fā)器都能接收輸入信號并立即輸出相應狀態(tài)的觸發(fā)方式稱為電平觸發(fā)。下標代表狀態(tài)順序，Qn+1的前一個狀態(tài)為Qn

CP1×11（×）（×）（0）邏輯符號RDSDRSCQCPRDSDRSCQCP高電平觸發(fā)低電平觸發(fā)缺點：在CP的一個有效期間，如果輸入信號發(fā)生多次變化，輸出狀態(tài)也會發(fā)生多次變化。（二）J-K觸發(fā)器1

電路結構：由兩個鐘控RS觸發(fā)器和一個非門構成。SRSDRDCQQSRSDRDCQQ&&主從JK1CPQQ主觸發(fā)器R=KQnS=JQn主從型觸發(fā)器的特點：CP=1時，輸入信號進入主觸發(fā)器，從觸發(fā)器CP=0被封鎖；當CP=0時，主觸發(fā)器被封鎖，從觸發(fā)器開啟。SDRD第13章13

22.邏輯功能主從JK觸發(fā)器符號第13章13

2KJSDRDCQQ1

1Qn

JKQn+10

0Qn

0

10

1

01

JK觸發(fā)器真值表保持功能置1功能置0

功能計數(shù)功能

Qn+1同

J端狀態(tài)3.

觸發(fā)方式：觸發(fā)器在時鐘脈沖的什么時間接受輸入信號并輸出相應的狀態(tài)。B、主從觸發(fā)：后沿：CP由高到低CP=1到來時，開始接收輸入信號，延遲至CP由1下跳變0時輸出相應狀態(tài)。KJSDRDCQQ前沿：CP由低到高CP=0到來時，開始接收輸入信號，延遲至CP由0上跳變1時輸出相應狀態(tài)。A、電平觸發(fā)：在CP脈沖為規(guī)定的電平時，觸發(fā)器都能接受輸入信號并立即輸出相應狀態(tài)的觸發(fā)方式。第13章13

2KJSDRDCQQ主觸發(fā)器R=KQnS=JQnSRSDRDCQQSRSDRDCQQ&&主從JK1CPQQSDRD第13章13

2一次翻轉——在每個CP的有效期內，主觸發(fā)器隨輸入的多次變化翻轉一次的現(xiàn)象。不允許在CP的有效期間，輸入信號發(fā)生變化。C、邊沿觸發(fā)前沿（上升沿）觸發(fā)并翻轉后沿（下降沿）觸發(fā)并翻轉第13章13

23.

觸發(fā)方式KJSDRDCQQ

KJSDRDCQQ

只在信號的轉換時刻響應輸入CP由低到高CP由高到低例：已知邊沿觸發(fā)方式的后沿觸發(fā)J-K觸發(fā)器，J和K端的輸入波形如圖，而且已知觸發(fā)器原為0態(tài)，求輸出端Q的波形。JKQCP1234注意：觸發(fā)器的輸出狀態(tài)由CP脈沖后沿對應的J和K決定，并在后沿翻轉。第13章13

21

1Qn

JKQn+10

0Qn

0

10

1

01

JK觸發(fā)器真值表（三）D觸發(fā)器SDRDCQQ

D符號000

010101111D

QnQn+1D觸發(fā)器真值表10置

1置

0Qn+1跟隨D觸發(fā)方式：邊沿觸發(fā)型，且上升沿觸發(fā)。第13章13

2下降沿觸發(fā)SDRDCQQ

D符號例：用D觸發(fā)器構成計數(shù)器SDRDCQQ

DD=

Qn計數(shù)功能要求：Qn+1=Qn（三）D觸發(fā)器第13章13

2CP123QQT

QRDK

CJSD

例分析圖示電路的邏輯功能具有這種功能的觸發(fā)器稱為T觸發(fā)器T=0時，Q不變T=1時，來一個時鐘脈沖下降沿，Q翻轉。計數(shù)功能。CPQ

T觸發(fā)器SDRDCQQ

T符號第13章13

20

1T

QnQn+1T觸發(fā)器真值表

QnTCPQ第13章13

2CP123SDRDCQQ

D=1T分析:T=1和T=0兩種情況下輸出端Q的波形。異或門D=T·Q+T·Q=T·Q+T·QT=1，D=Q保持T=0，D=Q計數(shù)QT=0第13章13

2分析:T=1和T=0兩種情況下輸出端Q的波形。D=T·Q+T·Q=T·Q+T·QT=0，D=Q保持T=1，D=Q計數(shù)SDRDCQQ

D=1T11.消抖動電路+UDDKR

SDRDQSRQS（四）觸發(fā)器應用舉例RDSDQ11保持原狀態(tài)01010100同時變?yōu)?后不確定2.4人搶答電路。四人參加比賽，每人一個按鈕，其中一人按下按鈕后，相應的指示燈亮。這時其它按鈕按下時不起作用。電路的核心是74LS175四D觸發(fā)器。它的內部包含了四個D觸發(fā)器，各輸入、輸出管腳圖見下頁。CLRD

CPQCLRD

CPQCLRD

CPQCLRD

CPQ1Q1D2Q2DGND4Q4D3Q3D時鐘清零UCC公用清零公用時鐘74LS175管腳圖+5VD1D2D3D4

CLRCP&1&2&2清零CP賽前先清零0輸出為零發(fā)光管不亮D1D2D3D4

CLRCP+5V&1&2&2清零CP1反相端都為11開啟D1D2D3D4

CLRCP&1&2&2清零CP+5V若有一按鈕被按下，比如第一個鈕。=1=000被封這時其它按鈕被按下也沒反應（一）數(shù)碼寄存器13.3

寄存器第13章13

3寄存器：存放二進制數(shù)碼的邏輯部件，一個觸發(fā)器存放一位二進制數(shù)碼，N個觸發(fā)器可寄存N位二進制數(shù)碼。CRDDCRDDCRDDCRDD&&&&????Q3'Q2'Q1'Q0'Q3Q2Q1Q0??輸出清零存入F3F2F1F0A3A2A1A0???D觸發(fā)器組成的數(shù)碼寄存器并行輸入并行輸出方式第13章13

3

所謂“移位”，就是在每個移位脈沖的作用下，寄存器所存各位數(shù)據(jù)，向左或向右移動一位。根據(jù)移位方向，常把它分成左移寄存器、右移寄存器和雙向移位寄存器三種：寄存器左移(a)寄存器右移(b)寄存器雙向移位(c)（二）移位寄存器串行輸出（二）移位寄存器CRDDCRDDCRDDCRDDDO數(shù)碼輸入清零移位脈沖CP???

??

??Q0Q1Q2Q3并行輸出???F0F1F2F3四位右移寄存器(串行輸入串行輸出）QQQQ第13章13

3CP011

1D0Q0Q1Q2Q31101Q0Q1Q2Q3=1101Q3Q2Q1Q010

1

1CPQ0Q2Q31101Q1Q0Q1Q2Q3CP0000

01000

10100

21010

31

101

41

101

高位狀態(tài)表波形圖串行輸入串行輸出（二）移位寄存器第13章13

313.4計數(shù)器第13章13

4計數(shù)器的功能和分類1.計數(shù)器的功能統(tǒng)計輸入脈沖的個數(shù)；用于定時、分頻、產生節(jié)拍脈沖及進行數(shù)字運算等等。2.計數(shù)器的分類同步計數(shù)器和異步計數(shù)器。加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。有時也用計數(shù)器的計數(shù)容量(或稱模數(shù))來區(qū)分各種不同的計數(shù)器，如二進制計數(shù)器、十進制計數(shù)器.

在異步計數(shù)器中，有的觸發(fā)器的時鐘脈沖輸入端輸入的是計數(shù)脈沖，有的觸發(fā)器則是把其它觸發(fā)器的輸出信號作為自己的時鐘脈沖，因此各個觸發(fā)器狀態(tài)變換的時間先后不一，故被稱為“異步計數(shù)器”。二進制計數(shù)器是構成其他各種計數(shù)器的基礎。用n表示二進制代碼的位數(shù)，N表示狀態(tài)數(shù)，滿足N=2n的計數(shù)器稱作（n位）二進制計數(shù)器。

（一）二進制計數(shù)器1.異步二進制加法計數(shù)器1.異步二進制加法計數(shù)器JRDK

CQQJRDK

CQQJRDK

CQQ清零F0F1F2Q0Q1Q2各觸發(fā)器J=K=1低位的Q端接高位的C。計數(shù)脈沖不同時加到C端CPQ2Q1Q0000011100

011110100101101012345678000加法計數(shù)器狀態(tài)表JRDK

CQQJRDK

CQQJRDK

CQQ清零計數(shù)輸入CPF0F1F2Q0Q1Q2CPQ0Q1Q2000010011100101110111001000第13章13

4分頻器計數(shù)輸入CPSDRDCQQ

DSDRDCQQ

DSDRDCQQ

D用D觸發(fā)器構成的異步二進制加法計數(shù)器清零Q0Q1Q2F0F1F2低位的Q端接高位觸發(fā)器的CP端1.異步二進制加法計數(shù)器第13章13

4CPQ0Q1Q22.二進制減法計數(shù)器CPQ2Q1Q0000012345678000減法計數(shù)器狀態(tài)表111110101100011010001第13章13

4低位的Q端接高位觸發(fā)器的CP端?JK

CQQ

?JK

CQQ

?JK

CQQ&&??JK

CQQ&&?????CP1

????J0=K0=1J1=K1=Q0J3=K3=Q2?Q1?Q0Q0Q1Q2Q3J2=K2=Q1?Q0

??F0F1F2F33.同步二進制加法計數(shù)器計數(shù)脈沖同時加到觸發(fā)器的時鐘端CPQ3Q2Q1Q000000100012001030011401005010160110701118100091001101010111011131100131101141110151111160000四位(十六)二進制加法計數(shù)器狀態(tài)表J0=K0=1J1=K1=Q0J3=K3=Q2?Q1?Q0J2=K2=Q1?Q03.同步二進制加法計數(shù)器第13章13

4n位二進制加法計數(shù)器能記的最大十進制數(shù)N=2n-1，再大就記錄不下來，稱為計數(shù)器的溢出。用四位二進制數(shù)代表十進制數(shù)的每一位。CPQ3Q2Q1Q000000100012001030011401005010160110701118100091001100000十進制計數(shù)器狀態(tài)表8421碼（二）十進制計數(shù)器中規(guī)模集成計數(shù)器二-五-十進制計數(shù)器74LS90CPACPBR0(1)R0(2)R9(2)R9(1)NCNCVCCQAQDQBQCGND1234567141312111098QAQDQBQCR9(2)R9(1)R0(2)R0(1)CPBCPA74LS9074LS90管腳排列圖74LS90原理電路圖

原理電路圖：SDQCQAJQBJJQDQDJCPACPBR0(1)R0(2)R9(2)R9(1)QAQBQCQDRDRDRDRDRDRDSD&&模2模5QAQDQCQBCPACPB計數(shù)脈沖從CPA輸入，從QA輸出，是一個二進制計數(shù)器。計數(shù)脈沖從CPB輸入，從QD、QC和

QB輸出時，是一個五進制計數(shù)器。第13章13

4

兩個計數(shù)電路連接可構成10進制計數(shù)器。000011001010100歸納：3.R9(2)R9(1)=

0和R0(2)R0(1)=

0計數(shù)

2.在R9(1)和R9(2)同時為“1”時，置9。R0(2)R0(1)=

0R0(1)R0(2)R9(1)R9(2)QDQCQBQAX0111001110X000011X000000X0X0XX0X00XX0X0計數(shù)狀態(tài)0X111001

1.在R0(1)和R0(2)同時為“1”時，清零。R9(2)R9(1)=

0CPACPBQAQDQBQCR9(2)R9(1)R0(2)R0(1)74LS9074LS90功能表模

2模

5QAQBQCQDCPACPB第13章13

474LS90CPQAQDQBQC+5V12345678914131211108421編碼模5QBQCQDCPB模2QACPA第13章13

45421編碼00000QAQDQCQB00011

001020011301004

1000510016101071011811009

0

0

000

十進制數(shù)QDQCQBQA

0000000011001020011301004010150110601117100081001900000十進制數(shù)8421編碼5421編碼（一）

集成555定時器工作原理+_

+_

RSQQ··5K

5K

5K

RUR1UR28(VCC)4(RD)5(CO)6(TH)2(TL)71(GND)3(UO)C1C2UR1=U+1=2/3VCCUR2=U

2=1/3VCCUTH>2/3VCC,R=0UTL>1/3VCC,S=1Q=0,UO=低電平,T導通0110置

0參考電壓：13.5集成555定時器第13章13

5+_

+_

RSQQ··5K

5K

5K

RUR1UR28(VCC)4(RD)5(CO)6(TH)2(TL)71(GND)3(UO)C1C2UR1=U+1=2/3VCCUR2=U

2=1/3VCC

UTH<2/3VCC,R=1

UTL>1/3VCC,S=1

UO=原狀態(tài)，T=原狀態(tài)置

0（一）

集成555定時器工作原理第13章13

5+_

+_

RSQQ··5K

5K

5K

RUR1UR28(VCC)4(RD)5(CO)6(TH)2(TL)71(GND)3(UO)C1C2UR1=U+1=2/3VCCUR2=U

2=1/3VCC01UTH<2/3VCC,R=1UTL<1/3VCC,S=0Q=1,UO=高電平,T截止10置

0（一）

集成555定時器工作原理第13章13

5555集成定時器狀態(tài)表UTH>2/3VCCUTL>1/3VCCRSQQ0101T管導通UTH<2/3VCCUTL<1/3VCC1010截止UTH<2/3VCCUTL>1/3VCC11保持保持（一）

集成555定時器工作原理第13章13

50+_

+_

RSQQ··R+VCCuOC1C2RC···TuiuC穩(wěn)態(tài)：ui

>1/3VCC，·10