中興設計開發(fā)部電路設計規(guī)范

CDMA事業(yè)部設計開發(fā)部電路設計規(guī)范修訂日期：2023年11月版本變更闡明版本號變更日期備注《SchematicChecklist》草稿設計規(guī)范文檔。本文檔規(guī)定和推薦了CDMA設計開發(fā)《規(guī)范》總體上由檢查條目、詳細闡明、附錄3部分《規(guī)范》只能涵蓋硬件原理圖設計中已知的常見問變更庫中提文檔故障，選擇3G硬件平臺),跟蹤處理。1.原理圖制圖規(guī)范…………………2.電路設計…………錯誤!未定義書簽。2.1通用規(guī)定…………………錯誤!未定義書簽。2.2邏輯器件應用……………錯誤2.3時鐘設計…………………錯誤2.4保護器件應用……………錯誤!未定義書簽。2.5可編程邏輯器件…………錯誤!未定義書簽。2.6電源設計…………………錯誤!2.7其他應用經驗……………錯誤3.可靠性設計………………………錯誤!未定義書簽。5.系統(tǒng)有關設計……………………錯誤!未定義書簽。6.可生產性設計……………………錯誤!未定義書簽。7.可測試性設計………………7.2測試點……………………錯誤!未定義書簽。7.3電路可測試性……………錯誤!未定義書簽。7.4系統(tǒng)可測試性……………錯誤!未定義書簽。1.原理圖制圖規(guī)范…………………錯2.電路設計……………………2.1通用規(guī)定…………………錯誤!未定義書簽。2.2邏輯器件應用……………錯誤2.4保護器件應用……………錯誤2.5可編程邏輯器……2.6電源設計…………………錯誤2.7其他應用經驗……………錯誤!未定義書簽。3.可靠性設計………………………錯誤!未定義書簽。5.系統(tǒng)有關設計……………………6.可生產性設計……………………錯誤!未定義書簽。7.可測試性設計……………………錯誤!未定義書簽。7.2測試點……………………錯誤!未定義書簽。7.3電路可測試性……………錯誤!7.4系統(tǒng)可測試性……………錯誤!附錄1部門有關資源列表……………錯誤!未定義書簽。編后記…………第一部分檢查條目1原理圖必須采用企業(yè)統(tǒng)一原理圖庫。234原理圖封面字體應調整到與欄目字體基本等大(提議使用180mil字體5原理圖首頁放置ZTE_Cover_A4做為封面，不加圖框。6有在元器件符號很大，無法在圖框中擺放的狀況下方可以選用ZT圖框。7原理圖首頁封面Checked,Normalized和Approved三項不填寫，其他條目需89除封面頁，每一頁左下角應當采用環(huán)境變量注明修改日期；除封面和目錄頁原理圖必須簽名。多人設計原理圖應在對應頁板負責人姓名。簽名采用漢語拼音，大寫字母，姓在前文空格符隔開。對于改版、借鑒的原理圖，簽訂最終一次修改者的姓名并由其對原理圖質量負責。放置一種Standard庫中的ZTE_frameA4plus圖框，以顧寫所有內容，包括闡明、日期等信息，其他頁度，并使各頁保持一致。目錄頁放置2個Contents框，左側為目錄，右側為模塊調用狀況。兩框應水平方向應對齊。假如原理圖頁數較多，目錄頁只寫目錄，塊調用狀況。原理圖各頁內容依次為：封面、目錄、電源、時鐘、CPU、存儲器、邏輯、背板(母板)接口等。原理圖上所有的文字方向應當統(tǒng)一，文字的上方應當朝向原理圖的上方原理圖上的多種標注應清晰，不容許文字重交叉標注另行規(guī)定并增長闡明；多種器件的去耦電容共用一頁圖紙時，應標注去耦電容是為哪個器件放置；全局去耦(旁路)電容可以在電源部分或僅和芯片有關的上拉或下拉電阻等器件，提議放置在芯片附近。電阻(電阻網絡除外)、電容(電容網絡除外)、電感的管腳標注，器件的path信息等不必要信息不要顯示。元器件的位號要顯示在該元件的附近位置，不應引起歧芯片的型號和管腳標注，精密電阻、大功率電阻、極性電容、高耐壓電容、應標示型號或顏色。差分信號規(guī)定使用“+/-”符號，“+/-”可以在網絡名的中間或末尾。無特殊規(guī)定(例如系統(tǒng)方案命名需求)差分信號以“+/-”結尾。E1信號線采用TIP來表達同軸電纜芯線(雙絞線的+),用RIN電纜屏蔽層(雙絞線的-)。有確定含義的低電平有效信號采用*或者_N(引入邏輯的尾?！坝写_定含義”包括但不限于如下信號：片選，讀寫，控制，使所有的時鐘網絡要有網絡標號，以CLK字符結尾，以便于SI線和檢查；非時鐘信號嚴禁以CLK等時鐘信號命名后綴結尾。時鐘信號命名應體現出時鐘頻率信息。采用串聯端接的信號(包括時鐘),串阻在原理圖上應就近放置于驅動器的輸出端。串阻和驅動器之間不放置網絡標號，串阻后的網絡進行命名(時鐘信所有單板內部電源網絡的命名都必須采用“VCC”開頭，單板接口電源的定在PCB布線時有特殊規(guī)定的網絡要定義網絡名，推薦在原理圖上注明規(guī)確認多種部分構成的器件原理圖庫，在打包過程中位號對的，沒有出現錯位等現象。不推薦使用“Location”硬屬性處理位號錯位問使用Alias連接的網絡，必須使用網絡標號的方式(wire)進行連接。嚴禁使用SIZE屬性放置多種器件，例如測試點、去耦電容、光學定位點offpage/offpg符號的調用，應根據信號流向采用對的的行翻轉、鏡像后使用。Offpage/offpg符號和交叉標注文字應盡量對齊。器件管腳上的引線，應引出后再分叉，不得直接在器件管腳上分兼容設計、料單可配置部分、調試用最終不安裝部原理圖中的實現與設計闡明中的描述一致。信號的命名應故意義。邏輯芯片管腳命名與設計闡明、邏輯設計闡明文檔一致。提議信號命名盡量和故意義的芯片管腳命名一致。采用Cadence提供的工具對原理圖和PCB的網表一致性進行檢查。原理圖打印為PDF文獻時，推薦使用Arial字體。模塊電路內部位號嚴禁使用硬屬性。模塊電路使用Standard庫中的inport,outport和ioport和頂層相連。模塊電路設計其他規(guī)范待添加1單板網絡的連接必須對的無誤。(個人自查)23PECL到LVPECL的接口使用交流耦合(直流平衡狀況)或3電阻端接。采用交流耦合作熱拔插時需注意防止因電容積累電荷放電導4單板熱拔插對外接口器件選型必須可以滿足熱拔插規(guī)定。5熱拔插接口設計，選用的器件內部不容許有從端口對電源的二極管鉗位保護6在不一樣電平接口時運用鉗位二極管實現接口，需要考慮限制電流。78理解CMOS器件的閂鎖現象，選用不易發(fā)生閂鎖的器件。9器件工作速率符合設計規(guī)定。在滿足系統(tǒng)性能規(guī)定的狀況下，盡量減少信號的速率，采用慢速器件。凡企業(yè)、事業(yè)部、部門有模塊電路、通用電路，可以滿足殊原因一律采用模塊電路。優(yōu)先選用企業(yè)級模塊電路。無模塊電路可以調用，不過產品約定設計方式按照產品約定進行設計。相似功能的電路，如無特殊規(guī)定應采用相似的電路和器使用同一種物料代碼下有多種器件，確認每一種器件的可以滿足應用規(guī)定。單板上所有有復位管腳的芯片，規(guī)定復位腳軟件可CPU等的控制信號應使用上/下拉電阻保證上電時的狀態(tài)確初次設計CPU、DSP和ASIC的配置管腳的上拉或下拉狀態(tài)盡量設計成可調。閱讀器件手冊時，應當到器件廠商網站上尋找最新版本歷史和查閱最新版本勘誤表。對于設計中的可配置部分(包括為調試設計而最終不安裝的部分),必須注明本板在線運行和調試使用的所有配置方式。要考慮器件輸出或驅動器輸出的驅動能力，等效負載不力的80%。MCU串口信號經芯片驅動后，將收發(fā)信號和地引到預留的3Pi單板3PinRS-232串口插座統(tǒng)一定義為：Pin1—當地發(fā)送Tx;Pin2—地線Pin3—當地接受Rx。通用件率滿足事業(yè)部通用件率的規(guī)定：新板滿足90%,改1不帶內部上下拉和總線保持功能的CMOS/BiCMOS器空，必須通過電阻進行上拉或下拉處理。2單板帶有可以淘汰部分，原理圖中部分器件也許不焊3邏輯器件不用的引腳或者固定電平的信號如需預置電平處上拉或者下拉，不容許直接接電源或地。4對器件未用輸入端進行上拉或下拉處理，必須滿足可測試性設計規(guī)定。5中斷信號要通過上拉或下拉來使中斷信號處在默認的非觸發(fā)態(tài)。6則各級輸入端都必須采用上拉或下拉電阻確定狀7采用品有上電3態(tài)的器件驅動背板輸入控制信號，假如該信號上電后立即需要讀取且不受上電復位控制(例如單片機ISP使能信號),則必須采用電阻置初始電平。8信號線上的上拉或下拉電阻可以滿足可靠預置電平規(guī)定。9對于CMOS器件，如無特殊規(guī)定單個管腳的上拉或下拉可以腳或其他詳細狀況可以參見下面的條目和以及進行計算確對使能內部上拉的ISPMACH4000型EPLD,以及和Cyclone型FPGA通用IO管腳連接的網絡，下拉電阻采用1K,上拉電阻可選擇10數據總線的下拉不適宜使用太大的電阻，推薦使用1K。OSC的ST_N管腳應當加上拉電阻(推薦值為1k,提議直對背板輸出的驅動器，假如其OE端需要控制，應狀態(tài)。對于常見的244器件，OE*應當采用電阻上參照器件的Datasheet將所有控制腳通過電阻進行上拉或下拉，尤其是芯片的OE/CE端。Enable、Set、Reset、Clear和三態(tài)器件輸出的上上下拉電阻放在接受端器件處。對于1個驅動多種接只放置1個上下拉電阻。若接受器件所有放置在同一頁面，在接受器頁面放置上下拉電阻；若接受器件分布在不一樣頁面上，在驅動器防止使用一種排阻同步對信號進行上拉和下假如總線也許處在浮空狀態(tài)，那么總線需要有上拉電阻或沒有器件占用總線時，總線能處在一種有效電平，以減少器件功耗和干擾。使信號為有效狀態(tài)，防止自動流控制的器件不能正常工作。PCI的三態(tài)和OD、OC信號要有上拉。PERR#,LOCK#,INTx#,REQ64#和ACK64#等信號需要采用合適的電阻進行上拉處理。上拉的阻值須根據負載狀況計密特觸發(fā)器輸入的器件進行驅動。應采用互斥設計，保證不會由于軟件問題導致沖和背板直接相連的驅動器必須滿足熱拔插規(guī)定(我們規(guī)定MCS-51單片機的總線及端口需要加驅動。驅動器選型嚴禁原則上不推薦使用總線保持器件或者啟用可編程器件的總線保持功具有BUS-HOLD特性的器件，通過外接上拉或下拉時，電阻取值不適宜過多于3K,推薦采用1K電特性一直有效。對于雙向器件，其兩個方向端口在輸出高阻特性一直有效。與背板相連的一般邏輯電平信號，如非尤其規(guī)定輸入的信號，為防止當發(fā)送端關斷、未插、掉電時懸空，一般狀況下背板接口輸出串聯電阻選用33.2歐姆(或33歐姆排阻),輸入串聯電阻選擇100歐姆電阻或者排阻。對于既有輸出又有輸入的信號，假如單板布線布局困難，可以考慮采用一種33歐姆電阻；對于4個時，應根據SI仿真測試成果選用電阻；對于需要把發(fā)回來的拓撲，必須在33驅動器輸出端直接輸入，不得在33歐姆電阻后接受。背板輸入信號緩沖器應用下拉電阻和串阻。背板輸入信上會具有更大的靈活性。設計中應嚴格遵守產品設計約對于總線保持器件或者輸入內置上下拉的器件，未用輸入管腳懸空處1對于輸出多于5個的時鐘驅動芯片，電源推薦采用磁珠濾波，磁珠后應當添加電解電容和足夠的陶瓷去耦電容，布局時推薦局部鋪一小塊銅皮。2時鐘芯片的電源和地參照器件手冊處理。對鎖相環(huán)電源采用磁珠濾波的，磁珠后應當采用多級陶瓷去耦電容以保證電源低阻抗。3單板50MHz以上時鐘驅動器件未用管腳，備用放置不不地平面。該電容缺省不焊，假如EMC測試高頻輻射超標，可以焊上調試。參見闡明4時鐘驅動器件未用管腳對平面電阻/電容采用分立器件，不得使用排阻排56時鐘網絡推薦采用點對點，源端端接方式。7行。89不推薦使用多通道輸入時鐘驅動器驅動不一樣步鐘。板間傳播的時鐘信號，上單板后在時鐘的輸入端備用去回鉤電子卡與母板間傳播的時鐘，應保證子卡不在位時，時鐘輸入不懸空，時鐘的輸出有匹配。對于VCXO,假如規(guī)定寬的牽引范圍(如±90ppm),不要選用3次泛音晶振。123TVS管的額定最大脈沖功率必須不小于電路中出現的最大瞬態(tài)浪涌功456在RS-232鏈路中必須采用雙向TVS管。TVS管放在信單板入口處；串聯電阻靠近232接口器件放7TVS器件的選型時要考慮器件的響應時間滿足規(guī)8當TVS和壓敏電阻聯合使用進行浪涌保護時，壓敏電阻的壓敏電壓要低于TVS的鉗位電壓VC。9保護器件應與被保護器件接在相似的地平面。如采用變壓對于需要出機框的信號線(例如勤務、網線、E1線、232、485等等),需要添加保護電路或者進行隔離；對于在機架內部的信號線一般不需要添加保護電路。級別2預留一定數量的測試IO(一般推薦不不不小于實際使用的IO數的10%),測試IO中要有一定量(不少于40%)要連接在測試針上度和管腳占用狀況、版面緊湊程度可以斟酌安排。第一版3可編程邏輯器件的輸入時鐘至少有一種當地的不間斷時45對于可編程邏輯器件的懸空管腳(包括測試管腳、設計淘6LatticeISPMach4000系列器件，提議使能內部上拉，外部上拉采用1K設計。7一般狀況下，Cyclone器件外圍上拉可采用10K,下拉采用1K設計，防止下8Cyclone器件設計時應對也許懸空的輸出管腳使能內部上拉。9PLD設計中，不推薦使用可編程的總線保持功EPLD/FPGA的專用輸入管腳(時鐘輸入管FPGA的Done指示管腳(包括ConfDone和Init_Done信號)需要被監(jiān)FPGA全局時鐘輸入必須從全局時鐘輸入管腳引入；其他時鐘從專用時鐘輸入管腳引入；全局復位以及其他全局信號盡量從專用的全局引腳引入。邏輯芯片的nConfig、Conf_Done和nStatus管腳應上拉，為了防止FPGA的nConfig信號受到毛刺干擾，導致邏輯芯片異常掉邏可在nConfig管腳加一種RC電路。RC對于采用AS模式下載的設計，要保證nConfig的上升沿落在也許的話提供一定的慢速時鐘給EPLD/FPGA,在長定期時可以節(jié)省資源。級別1規(guī)定2LDO作為電源。對紋波規(guī)定較高的場所中，可以3規(guī)定4感。同步電阻、電感和磁珠必須考慮其電阻5大容量電容應并聯小容量陶瓷貼片電容使用。6電源必須有限流保護。7升壓電源(BOOST)使用必須增長一種保險管以防止而導致整個單板工作掉電。保險的大小由模塊的最8單板輸入電源要有防反接處理，輸入電流超過3A,輸入電源反接只容許損壞保險絲；低于或等于3A,輸入電源反接不容許損壞任何器件。9對于多工作電源的器件，必須滿足其電源上掉電次序規(guī)定。多種芯片配合工作，必須在最慢上電器件初始化完畢后開始操采用SO-8封裝的LDO(如MIC5209BM),用于密封環(huán)境時，為保證熱應力以可靠性工程師熱設貼片陶瓷電容，必須使用的要保證布局時防止電容受到過多機械應單板電源引出單板使用，應當添加限流保護措施，防板無法正常工作。電源?？?芯片感應端在布局時應采用開爾文方三端穩(wěn)壓器輸出到輸入應當有反向泄放二極管，防止掉電時損壞器不容許出現過大壓差的不一樣電源之間，可用二極管限制壓差。1使用CY2302時鐘驅動器，應注意假如對輸入輸出時鐘的相位規(guī)定一致，那2有極性的耦合電容注意其直流偏置電壓，尤其是串聯電感使用時應防止反向3電容的耐壓和溫度降額都必須滿足企業(yè)降額規(guī)定。工作溫度升高，電壓的降額程度要增大。4電阻的功率和溫度降額都必須滿足企業(yè)降額規(guī)定。工作溫度升高，功率的降額程度要增大。5ADM706R在使用中應當將PFI直接接電源，防止器件上電時進入測試模式。企業(yè)通用電路采用上下拉設計。在ADM706更改設計之前，我部門指定不使用ADM706R器件，采用MAX706防止此問題。67860的TA上拉要1K,不能太大。8在使用MPC860的設計中，假如只對MPC860硬件復位配據線通過硬件復位配置字驅動器進行驅動，其他數據線9系統(tǒng)應對指示燈顏色、狀態(tài)進行規(guī)定。指示燈設計工作狀態(tài)，紅燈亮表達有告警，滅表達無告警。特殊狀況下容許采用黃燈指示。除非外觀需要，不推薦采用其他顏色的指示燈。面板燈必須通過驅動器進行驅動，應當采用低電平有效此外考慮)。面板指示燈/輸入輸出外部信號不與單板內重要信號共用驅動面板燈5V使用510歐姆左右的電阻，3.3V使用330歐姆左右的電阻。電阻應在企業(yè)通用件庫中選用常用器件。單板內部3.3V指示燈推薦統(tǒng)一采用1K限流電阻。內部電源指示燈，假如電源電壓低于2V,必須通過三極管驅動發(fā)光二極面板燈(撥碼開關、按鈕)等上串接的電阻必須接在驅動器和指示燈(開關、按鈕)之間，電阻靠近驅動器放置，防止外界干擾對驅動器的沖擊。單板內部指示燈推薦使用低電平驅動指示燈，驅動能ADC和DAC的模擬地和數字地引腳，在外面應當用最短的連線接到低阻抗的接地平面上。以太網非點對點連接時。PHY器件的驅動能力在器件的容許范圍內要調到最大。容重要包括：BOOT的數據寬度、FLASH的數據寬度、時鐘的工作模式、地址映射模式、PCI的主從模式、PCI仲裁使能、BOOT是從LOCATIONBUS還是PCI上啟動、鎖相環(huán)時鐘配置、輸出阻抗等)MOSFET的柵極(Gate)串10歐姆電阻可有效抑止振蕩；M用時，每個MOSFET的柵極要分別串10歐姆電阻。電阻盡量靠近柵極放與MOSFET柵極并聯的ZENER二極管也許會引起振蕩與MOSFET柵極并聯的電容也許會引起振蕩，要將其連接到柵極串阻的外側。注意并聯電容減慢了開關的速度，增長了MOSFET衡。保證MOSFET的柵極驅動類似一種電壓源，具有盡量小的阻抗。起到保護管子的作用。應減小MOSFET柵極電壓的上升時間，使MOSFET盡MT9040、IDT82V3001A等鎖相環(huán)上電后或輸入參照頻率變化后必須繼電器線圈、風扇電機繞組等感性負載必須有續(xù)流二極繼電器線圈工作電壓不容許降額使用，繼電器在極性規(guī)定，防止退磁。繼電器電路在設計中，應盡量讓繼電器長期處在要保證光電耦合器能可靠地工作在開關狀態(tài)，IF取值不能TVS管做ESD防護。推薦采用電阻以節(jié)省成本。對于上下拉均有電阻的設計方式，可將電阻放在跳線和器件之間作為保ADC、DAC假如使用外部電壓參照，應注意參照電壓的精度和穩(wěn)定性在規(guī)定不高的狀況下才可以采用電源作為參照電壓，并且必須通過濾單板上有多種處理器或高速器件，并且各處理器/高速規(guī)定期，各器件的時鐘相位盡量錯開，減少同步動作的態(tài)工作電流，從而減少單板或系統(tǒng)的EMI。三態(tài)/OC/OD時分數據/狀態(tài)總線釋放時應注意釋放速度的問非變壓器隔離的差分信號，例如RS-485信號，LVDS信號等，發(fā)送和接受側必須采用相似的參照地。1鉭電容的耐壓要降額到1/3如下。23防止使用大容量鉭電容；可用并聯的形式。4鉭電容失效易產生明火，故防止明火的場所慎用鉭電容。5電源模塊選型時，應保證電源模塊上的鉭電容符合降額原6工業(yè)級及商業(yè)級器件在實際使用中，結溫降額應采用7面板監(jiān)控線纜必須加入防靜電保護電路(調用部門模塊電路)。8單板上關鍵芯片、功耗較大IC,附近預留接地插座以用9散熱器盡量多點、低阻抗、短距離接工作地平面。散熱器與支柱、螺釘等的連接處采用星月孔與工作地平面連接；LDO等芯片的散熱體假如是接在電源腳上時，與之接觸的散器件或模塊對散熱器接地有明確規(guī)定期，按規(guī)定接地。單板上無法實現將散熱器接地方式處理時，散熱器可以采用浮空方式。同軸電纜的外屏蔽層，屏蔽電纜的屏蔽層可以通過接口接保護地明確標注金屬殼體的處理方式器件帶有金屬殼體的引腳，將引腳連接到對應的地上。ESD防護器件接地端、金屬外殼的元器件的金屬外殼、屏蔽裝護與屏蔽地；具有金屬殼體而人手又常常接觸的部件如接插件地的機殼或底板緊密相連。內部電路在靠近這些部件的假如上面的規(guī)則實現困難，推薦金屬殼體接地的優(yōu)先次對于某些敏感電路，設計中應進行容限分析，以確認器件選型滿足電路容限單板保險絲降額合理(額定電流降額至少50%,標稱熔斷熱降額至20%),應放在保護器件的前面。對于也許工作于溫度較高環(huán)境慮保險絲降額。不能加緩起可以考慮不用保險絲。盡量不采用無鎖定裝置的連接器，必須使用時需評跳線帽和撥碼開關等機械器件存在可靠性，腐蝕等多方一般輕易使系統(tǒng)進入不正常的分支。盡量防止使用1選擇更不易導致信號完整性問題的接口方式/器件。2關鍵途徑通過時序設計，具有時序分析匯報。凡波及時序控制的電路，例如CPU/FPGA/專用IC訪問外掛存儲器等必須進行時序分析。時序設計另行規(guī)定3滿足如下任意一項或多項的網絡必須附帶信號完整性前仿真分析匯報：時鐘信號；頻率較高；有較嚴格的時序規(guī)定；對邊緣單調性有規(guī)定(邊緣敏感信號);網絡拓撲復雜(帶有多種分支和負載);對過手冊);有關原則對信號質量有規(guī)定。4采用16244驅動器驅動變化信號，提議在驅動器輸出添加5有某些可編程邏輯器件可以設置輸出的驅動強度、電流等6假如時序容許，應將可編程邏輯器件的輸出擺率設置為慢擺78可編程邏輯器件，輸出交變信號時應進行端接。不便電流、擺率等方式改善信號完整性。9單向的片選等信號，可以采用源端端接。EPLD/FPGA輸出的UART時鐘等交變信號，必須進行端接。電源上電解電容的數目應當滿足電源完整性規(guī)去耦電容的設計滿足對工作電源的目的阻抗的規(guī)定，并按PI分析匯報實考慮為換層、穿越平面割裂的信號配置旁路電容。在需要對電源完整性進行測試的位置，放置電源完整性測試對處理器等大規(guī)模關鍵器件，必須放置電源完整性測試點。1單板接口設計要和設計規(guī)范保持完全一致。2背板插座上本板沒有使用的PIN,不要連接到單板內的任何網3熱插拔系統(tǒng)的接口不應采用不支持插拔的原則。4熱拔插系統(tǒng)防止使用I2C總線。如因歷史原因使用I2C總線，電源須采用二5平。6單板輸出到背板的總線信號以及主備單板公用的信號異常狀態(tài)下處在高阻態(tài)，各控制和狀態(tài)信號符合設計方案約7單板在局部掉電時不應出現器件損壞，不影響其他單板總線信號。8在基本不增長成本的狀況下，在第一版設計時，提議保留增長可調部分的設計和冗余設計，要盡量多的增長可調過電阻或跳線實現靈活的功能選擇、盡量多的引出測試點、合理使用器件的空閑管腳增長器件之間的冗余通道(尤其是邏輯器件之間),不一案驗證的兼容設計等。9單板運行時不需要進行調整的地方一律不用可調器件。設計應保證所有測試使用的跳線帽、跳線針在最終產品中不需安系統(tǒng)設計階段必須進行系統(tǒng)級信號完整性設計，單板接口的拓撲進行約束，時鐘等關鍵信號盡量采用點對點方式傳送。信號完整性等帶來的波動，留出充足時序裕量，并規(guī)定各單板接口時RS-485應考慮FailSafe設計，在空閑時差分電平應為200mV以上。RS-485上拉或下拉偏置電阻的選擇要注意器件的驅動能力。RS-485總線要考慮總線上多塊單板并聯時總線上負載的影響。單板可以檢測自己輸出的數據、時鐘，以便故障定應可以承受也許出現的最大電流(包括熱插拔時的電流)。插座有額定電流的參數，插座電源的針承受最大電流不得超過其額定電額。例如歐式48PIN的插座，每根針通過的電流不得超過1A。面板的RUN,ALARM燈用軟件來控制，其他燈由硬件控制點子卡連接器定義時，不用的插針接地，分布分派，減小信號線間互感串擾。E1接口RING接地遵守企業(yè)通例，發(fā)端接地，收端提議可配置者通過電容接地。可以套用企業(yè)模塊電路的，根據企業(yè)模塊電路實行。需要熱拔插的接口，在連接器選型時必須保證工作地先于信號和電源連推薦的次序為地線-電源-信號。用于電纜互連的連接器，設計時注意信號引腳之間定小回流途徑，減少信號之間的串擾，尤其是電纜中的時鐘信號和小信號要用地線與其他信號隔離。系統(tǒng)設計時主控單板和受控單板間增長少許備用計，以提高系統(tǒng)的可升級性。資源板用量較大，尤其要考慮成本原因，盡量采用可裁剪配置的設計措施。綜合器件平滑升級設計的原則，盡量選擇成本較低器件。單板應采用面板扳手狀態(tài)監(jiān)控電路監(jiān)控面板扳手狀態(tài)，并定義背板連接器左上角、右上角、左下角、右下角四根針為查拔到位指應采用防靜電模塊防止靜電騷擾。主備單板切換應盡量減少對系統(tǒng)的影響：負責時鐘分發(fā)單失，不錯誤；復位、拔出主用單板應考慮盡量檢測到操作并在復位、拔插前發(fā)起主備倒換；拔出、插入備用單板不應對主板工作產生影響。12靜電敏感器件慎用，假如采用要加防靜電保護措施。3放置數量恰當的Mark點，數量參照原理圖設計規(guī)范確定。4雙面貼焊的單板，在選擇器件時盡量使用貼片器件，不使用插裝器件。盡量使單板采用雙面回流焊工藝。5除非信號完整性特殊規(guī)定，背板上一般不應放置串阻等器件。背板盡量采用6選用器件應注意器件的潮敏等級，必要時注明以保證生產加工可靠性；其間選型時防止選擇潮敏等級高的器件。7由于焊接溫度不一樣，盡量防止板內有鉛無鉛工藝器件混8級別1規(guī)定含JTAG口的器件都需要使用事業(yè)部規(guī)定的JTAG接口電路2規(guī)定芯片的JTAG口管腳TDI,TMS,TCK,TRST(若3規(guī)定芯片的TCK,TMS的驅動能力滿足掃描鏈路的規(guī)定。4規(guī)定56規(guī)定7設計中TRST*管腳注意對的上拉或下拉，保證測試模式不被啟89XilinxSpartanII器件的JTAG接口為2.5V,設計中須防止過壓。1測試點滿足康訊的可測試性規(guī)定。應設置充足的內部和測量、故障檢測和故障隔離提供手段。測試點應有盡量明顯的標2地的測試點至少每10cm一種，規(guī)定平均分布在單板上。3高頻時鐘信號或高速信號的測試點旁邊應放置當放在接受端。4時序較為復雜的信號規(guī)定每個信號都引出測試點，以以便單板測試。布局時必須注意測試點(包括ICT測試點)引入的分岔盡量短，不得影響信號的信號完整性。對速度很高的信號，必須考慮測試點引入的5多針測試點，空余的管腳應接地處理。6向PCB提供不焊接插裝器件清單。1時鐘電路或振蕩器電路的輸出可控。2數字器件特殊引腳需要所有獨立處理。31對輸入單板內的時鐘進行檢測。2對從背板輸入或輸出至背板的數字I0信號線的可以控制3CPU可以檢測輸入單板的信號狀態(tài)，便于實現系統(tǒng)互聯時的測試。第二部分詳細闡明假如出現原理圖庫中的元件處在0.050柵格，無法對齊者，應和原理圖庫管理人員溝通處理。走查、評審。故規(guī)定無特殊需要一律采用A4幅面圖框進行設計。返回菜單中選擇Tools-Options,選擇CustomVaria其中前面4項分別為產品類型、單板類型、單板版本、單板原理圖文獻編如ADRAWN1,ADRAWN2……以此類推。在分派任務時事先約定，在各自完對于改版、借鑒、調用的原理圖，應署最終一次修改者本人姓名，而不是原作者姓名。原理圖最1.1.7原理圖上所有的文字方向應當統(tǒng)一，文字的上方應當朝向原理圖的上方(正放文字放文字)乙0乙017A4>7A4>7A4>68文字都向上或者向左，符合規(guī)范文字方向不一致，有文字向右，字符重疊，不合規(guī)范標注文字方向向下，不合規(guī)范。返回1.1.8原理圖上的多種標注應清晰，不容許文字重疊。原理圖上包括網絡名、位好、器件管腳號等各中字符都不容許重疊下面是不符合規(guī)范的例子返回1.1.9去耦電容的放置去耦電容分為兩種：局部去耦和全局去耦。局部去耦目的很明確的布置在芯片附近，為芯片和附近意將對應位號的電容擺放在需要去耦的芯片附近。全局去耦電容重要分布在單板上沒有去耦電容的部差分線推薦使用+/-結尾，便于在識別網絡，在布線時添加合適的約束為了以便信號完整性分析和布線約束制定，并保證不引起歧義，時鐘信號必須以串聯端接時鐘網絡的命名參見串聯端接網絡的繪網絡可以不進行命名，串阻之后的網絡進行命名。如下圖所示為一種對的的范例。G假如將串阻放在接受端，或者在串阻之前的信號進行命名，串阻之后的信號不進行命名，都會使得布線的分析和檢查困難，甚至會導致串阻被放置在接受端而未被查出的成果，導致信號完整性較差。如下圖是不對的的范例。返回1.1.13電源及有特殊規(guī)定的網絡命名對于電源網絡和有特殊規(guī)定的網絡(例如阻抗控制，電流較大，布線層、過孔數有限制等),必須加以命名，這樣在PCB進行布線布局時，就可以對對應網絡進行特定的約束和檢查，保證布線滿足設對于單板接口電源信號，應當和系統(tǒng)設計保持一致，不強制規(guī)范添加VCC前綴。不過《PCB設計闡明》中必須明確申明，保證布線符合設計實際需要。對于某些器件(例如時鐘驅動器、鎖相環(huán)等),其電源單獨通過磁珠等進行濾波，往往忘掉添加網絡標號直接相連，或者添加一般的網絡標號。這樣的成果很也許導致該網絡未按照電源進行布線，走線較細或者走較長線，帶來性能上的減少。返回以上兩種措施不能同步使用，否則會出現錯誤信息(參見PackageXL手冊)。返回網絡信號名定義為PLUG-S,實際和GNDD相連，就可以使用Alias進行連接，不會發(fā)生錯誤。RRBRRFID2門ALIASB返回返回□入頁符1翻轉、鏡像后作為右側入頁符4使用，否則會出現文字位置、方向錯誤的現象，違反有關文字可以通過Cadence附帶的原理圖規(guī)則檢查工具RulesChecker(也稱CheckplusHDL)對原理圖進行規(guī)則檢查。我們最常用的是單節(jié)點(Single_node_net)和浮空管腳(Unconnected_instance)檢查。unconnected_instance選項(根據需要可以繼續(xù)選擇nets_shorted等選項),運行RulesChecker。返回Cadence提供的工具可以對原理圖和PCB中的網表一致性進行檢查例如我們常用的LVTTL信號輸入低電平閾值和高電平閾值分別為0.8V和2例如某單板中曾使用3.3V的PCI時鐘驅動器CDCV304分發(fā)射頻時鐘，時鐘來源于1顆5V的壓控晶體振蕩器(VCXO),該振蕩器為CMOS輸出。VCXO的輸出電壓范圍超過了CDCV304輸入的電壓致損傷。廠家推薦的做法是采用電阻限流保護下載管腳中的鉗位二極管，并在Vccaux上接對地的電阻(MLVDS,BLVDS)等等。這些電平之間也有也許需要進行接口。這些電平的共模電平和差模電基本電路實現接口，例如5V的PECL信號和3.3V的LVPECL信號接口采用的3電阻端接電路。規(guī)定的8B/10B編碼等都屬于直流平衡編碼。一般的時鐘返回PECL信號電源電壓為5V,在和LVPECL接受器進行對于必須采用直流接口的場所，應采用企業(yè)的3電阻端接參照設計。電路原理圖如下圖所示。對于其他器件也應充足考慮器件在電源為0的狀況下，與否會導致器件損壞、信號線被拉死狀況，鉗制，對其他信號導致影響，并很也許導致驅動電源自身電流很小，則輸入有也許通過鉗位二極管拉高電源電壓，導致局部電源過壓，對器件導用于PCI總線的場所、XilinxSpartanIⅡ應用3.3V入電壓高于電源電壓(或者在熱拔插場所電源電電平下載的場所等，這是一般必須采用串聯電阻壓被關閉、還沒有啟動),則輸入電壓會被二極管或通過仔細計算，保證保護二極管和輸入極門的柵極不會受到過壓損壞。計算的范例可以參照Guidelines》 (或者通過匹配電阻連接)等狀況下，器件不應當損壞。更高的規(guī)定是當由于采用Ⅱ型器件可以處理；我們系統(tǒng)中的RS-485器件，當接受端接有端接電阻且無驅動的狀況下，輸出返回●在背板接口上采用串聯電阻的措施限制電返回件，其數據手冊上的速率為100bps,折算成時鐘頻率為50MHz,假如我們用來驅動60MHz的信號，雖我們在設計中有時會碰到PP2S或者8KHz的時鐘信號，單板工作實際上并不以之為時鐘信號，而生振鈴、過沖。這不僅僅和頻率有關，頻率很低而切換速度切換速率的提高使得電源完整性劣化，需要更多的考慮電源模塊電路/參照設計一般都由有關領域經驗豐富的員工開發(fā)，通過了較多的應在產品開發(fā)的特定階段會針對產品進行約定。例如在3G系統(tǒng)中選例如某應用需要3.3V工作100MHz的視頻模擬開關，3.3V,此外一種可以工作在3.3V或者5V的環(huán)境下。當設計進行器件選型時，必須規(guī)定對一種代碼下長了自動流控制功能。兩種物料一般狀況下都是可以通用的。某事業(yè)部一批單板，研發(fā)過程采用了作時，會導致系統(tǒng)輸出某些錯誤的數據。通過讓已下載的FPG如軟件不能控制FPGA的復位端，系統(tǒng)將無法正常工作。又例如某單板上FLASH的復位引腳連接到上理解這些問題可以防止在設計中反復已經發(fā)現的錯誤。再例如SPARTAN3型FPGA,2023年的廠商的器件手冊和2023從網上下載的器件手冊在某些闡明中存在差異。860型處理器，最初的手冊中推薦獎TRST*接否則會導致無法啟動，在我們的設計中也出過這樣的案例。(參見參照文獻《CDMA事業(yè)部2023年度我們常用的時鐘驅動器最高工作頻率在不一樣版本的手冊中也許會有差異。系統(tǒng)中大量使用的企業(yè)LVT型總線驅動器，在1998年之前是具有總線保持功能的。1998年開始TI將總線保持器件更名為LVTH(SCEA010LVTtoLVTHConversion),2023年開始TI重新推出的LVT器件不含總線保持特TMS320C6414T型DSP,在2023年5月份之后的Errata(E版)中，闡明了當DVDD比CVDD上2.1.15.對于設計中的可配置部分(包括計的上下拉電阻和0歐姆跳線電阻、為了同一塊PCB實現不一樣配置設計的可調部分，為防止風險而設計多種器件方案，最終只采用1種的狀況、為了調試以便設計的某些跳線和上下拉等。CMOS器件的輸入端一般為一對互補的MOSFET的柵極?；锝^緣層上制造的，具有非常高的電阻和一種小電容。當懸空時，管腳上微弱的感應電荷很難器件輸入處在非確定電平(0.8V~2.0V)時，器件消耗了更多的電流，約為4mA左右。這個電流看起來并不大，不過需要注意的是，這個電流完全耗散在器件上，每個門的功耗大概為13mW。右上圖是ISPMach4000系列輸出電流和電壓的關系。假設輸出電流為10mA,從曲線上可以看到，器件上的電壓降約為0.2V左右，每個門的功耗約為2mW。相比而言，器件處在中間電平將耗散數倍于正常工作狀態(tài)時的功率。假如16個門同步處在中間狀態(tài)，器件上將產生0.2W的功率，影響器件壽命。有關震蕩狀態(tài)的機理簡介為了防止這種狀況的發(fā)生，我們需要對不用的CMOS/BiCMOS器件管腳進行處理，通過一種電阻將管腳接電源或者接地處理。電阻的選擇在“上下拉電阻的選擇”一節(jié)進行簡介，此外可以參見TI企業(yè)的文檔SCBA004《ImplicationsofSloworFloatingCMOSInputs》和劉春杰的文檔《一般邏輯器件輸有關總線保持器件在背面“原則上不推薦采用總線保持器件或者啟動可編程器件的總線保持功能”返回2.2.2.懸空、固定電平的管腳管腳采用電阻接電源或者接地，嚴禁直接連接上節(jié)已經闡明了CMOS器件輸入嚴禁懸空的問題。此外，尚有某些控制信號，我們在設計中只規(guī)定其出于?！?’或者?！?’狀態(tài)。在有的設計中，將不使用的器件直接連接在電源或者地上。在企業(yè)的生產過程中，單板都需要進行ICT測試，需要通過探針對單板上的器件施加鼓勵并測量響應，確定單板與否正常。直接將器件的輸入端接地將導致器件該部分無法測試，因此從可測試性考慮，嚴禁將此類輸入管腳直接接電源或者地，必須通過電阻連接。對器件懸空管腳進行處理時，應考慮測試需要，例如器件的OE和輸入信號不應使用同一種電阻進行上下拉，否則在測試中由于有一種電平會關斷器件而無法測試；多種器件不應使用公用的復位、控制或使能，否則無法隔離各個器件定位問題，如下圖所示。推薦使用避免使用推薦使用返回2.2.3.多級具有上電3態(tài)的器件級聯驅動信號時，假如信號上電過程規(guī)定確定電平，則各級輸入端都例如下圖中的電路，為防止驅動器3最先脫離上電3態(tài)后向背板輸出數據，C點必須采用上拉或下拉確定為無效電平。假如驅動器2先于1脫離上電三態(tài)，它也許將C點驅動為有效電平，因此B點必須進行上拉或下拉處理。同樣道理，假如A點由一種上電時三態(tài)的器件驅動，那么A點也必須上拉或返回2.2.4.采用品有上電3態(tài)的器件驅動背板輸入控制信號，假如該信號上電后立即需要讀取且不受上電復位控制(例如單片機ISP模塊中的背板復位信號和下載使能信號),則必須采用電阻置初始電三態(tài)特性。我們不可以確定器件脫離3態(tài)或者完畢上電開始工作的次序，故必須采用一定的手電源上升電源上升在3G的系統(tǒng)中，MCUISP模塊采用背板輸入的I_rst和I_downloaden信號啟動單片機的軟件版本下載模式，不過單板進入下載模式的故障。(在編譯中，啟動了EPLD的內部上拉使能。)EPLD的IO在上拉電阻作用下緩慢上升。當電源電壓上升到閾值時，EPLD開始工作，244的OE端被為了防止這種狀況的發(fā)生，需要在244的輸出端添加1K的下拉電阻(采用1K電阻是為了保證在程的對的性。對于EPLD中受到復位信號控制的輸入，由于706芯片會輸返回返回有些單板設計中，設計者為了節(jié)省排阻，采用1個排阻，其中部分電阻對信返回2.2.7.UART器件16C55X,假如不使用其DSR、DCD、CTS信號，需要進行下拉，使信號為有效為了保證在多種狀態(tài)下器件工作正常，我們假如采用3線制串口通訊(TX,RX,GND),應將這RI(RingIndicator)振鈴檢測返回對PCI總線信號的上拉規(guī)定，在PCI規(guī)范中給出了詳細闡明，請參見PCILocalBusSpecification返回我們使用的一般LVTTL邏輯器件輸入給出的VIL和VIH一般為0.8V和2.0V,處在這兩個值之間0.8V和2.0V之間，驅動器的電流和功率消耗都會增大，不利于器件壽命(參見“未用CMOS/BICMOS當對器件施加緩慢變化信號(例如采用RC和按鈕開關產生復位脈沖的電路)時，處在切換期內的過LP對CL進行充電，在LP上產生壓降，器件反轉時，負載電容CL會通過引腳電感LP向地上下圖就是實測的LCX系列驅動器在輸入緩慢上升波形時的輸出特性?？梢钥吹捷敵龃_實發(fā)生了振蕩(來自于某單板按鍵復位電路)。21.00W/10.21.00W/10.HoldoffPrinttodiskfle:PR返回當兩個器件的輸出的電平不一致時，將會有較大的電流通過器件的輸出級直接從電源流到地，器件將耗散很大的功率，嚴重影響器件的壽命，并硬件設計保證不多于1個驅動器的OE端使能。首先是使用上下拉電阻等保證在EPLD、FPGA未下載步驅動總線，也要防止在單板/系統(tǒng)上電過程中、單板上電后邏輯下載完畢企業(yè)的LVTH16244器件，發(fā)生多起失效。失效樣品體現為中心鼓起甚至燒裂。對驅動器OE進行對的在3G項目中，7塊(6+1)DIF單板共享背板總線，通過24選4進行總線選擇，選中其中的4個扇區(qū)進行數據傳播。假如上電的時候，還沒有來得及進行24選4,就要關閉驅動器，防止發(fā)生總線沖有時我們的系統(tǒng)中也會運用兩個驅動器的同步輸出。例如主備配置某單板承擔系統(tǒng)時鐘分發(fā)的功保證熱拔插過程中不會導致系統(tǒng)出現器件損壞以及誤碼，這部分可以參照本文的“差分信號應考慮對于常用的TTL等器件，我們規(guī)定必須有OE端控制、上電三態(tài)(PU3S,Poweruptri-state)、關斷電流控制(Ioff)等功能(到達熱拔插2級，熱插拔等級的定義來自于TI的技術文檔SCEA026《Logic到達2級熱拔插的器件在拔插過程中也許由于電容充電對數據導對于更高規(guī)定的應用，可以考慮可以滿足熱拔插原則3級的器件，例如GTLP等。該類器件在2返回MCS-51單片機的端口和總線驅動能力較弱，尤其是P1~P3端口，其輸出上拉構造由3個MOS構成，輸出由低跳高的前2個時鐘周期中，上拉較強，其他時候上拉較弱。假如的負載(輸入高電平時需要流入電流的負載),將也許無法正常驅動。有關MCS-51單片機端口特性的分析，可以參照初期技術文檔《51單片機返回總線保持器件(TI企業(yè)的LVTH器件，其他某些企業(yè)的LVT器件，以及部分LVCH器件等)在輸我們有過LVTH器件導致MPC860不能啟動的案例，請參見參照文獻《CDMA事業(yè)部2023年度MCU驅動較弱，不得采用LVTH器件驅動MCU輸出信號。推薦每個輸入采用1K電阻進行上拉或下拉，保證總線保持器件在無驅動狀態(tài)總能被可靠的置為需返回為了防止總線狀況復雜化，我們一般不推薦使用BusHold器件。返回●可以提供器件所需要的上升下降時間規(guī)定電阻上的壓降不能多于3.3V-2.4V=0.9V,選擇下拉電阻時，電阻上的壓降不能多于0.4V。對于早先的TTL器件，其輸入端的構造決定其IH較小，而In較大，加之輸入低電平時電阻上容和BiCMOS器件，IH和In的區(qū)別一般不大，并當一種電阻對多種輸入管腳設置電平時，必須將I以常用的LVT16244B為例，其控制輸入管腳的靜態(tài)電流不超過luA,以容許400mV和900mV的壓降計算，單一管腳的下拉電阻可以選擇至400K,上拉電阻可以選擇至900K。對于一種器件4個OE端同步下拉，可以選擇100K的電阻，上拉可以選擇200K的電阻。對于一般輸入管腳，高電平的狀況同樣，低電平的電流到達了5uA。這樣，每個管腳容許的最大下拉電阻為80K,上拉電阻180K。lVcc=3.6V1實際上，我們都選擇10K的電阻就可以對1個或者多種器件的OE端實現非常可靠的上拉或下拉。對不用的輸入管腳進行下拉處理時，少于8個管腳的處理都可以通過一種10K電阻實現。阻時的漏電流，例如LVT16244B器件，其管腳輸出漏電流為5uA。5當預置電平時，必須將這個電流考慮在內。例如1個244驅動1個244的4個OE端，需要進行上拉，那么漏電流應以5uA+4uA=9uA計算，上拉電阻取值不得不小于100K。一般，我們采用10K的電阻，都留有足夠大的裕量。對于接口部分，還應當考慮當局部(不管輸入輸出)掉電時的狀況，這時候漏電流由IorF或者PU3S狀態(tài)下的漏電流決定。16244的手冊中以上參數到達了100uA。我們采用單板接口下拉設計，在總線三對于MLVD206驅動器，其D、DE輸入電流為0~10uA,RE輸入電流為電流只會流入管腳(內部弱下拉),采用下拉電阻將沒有電流，下拉電阻可以獲得很大，上拉電阻每個管腳不不小于40K;對于RE,電流只會流出管腳(內部弱上拉),上拉電阻可以很大，下拉電阻每個管左右的功率。在復雜的系統(tǒng)中，100個這樣的電阻將消耗1.1W的功率，還是相稱可觀的。我們在設計當有多種可清除的負載存在時(背板接口上常常出現),這個問題尤其需要注意。例如某系統(tǒng)中有電阻的大小為1K歐姆。當10塊單板共存時，撥碼開關上的電流為33mA(3.3V電源),且伴隨板的拔上下拉電阻還要考慮器件對上升下降沿斜率的規(guī)定。對于目前的高速器件，緩慢的上升沿會導致器件停留在不確定電平的時間增長，為系統(tǒng)帶來不好的影響(參見“未用CMOS/BICMOS器件管腳不檔《一般邏輯器件輸入端口偏置電阻的選用》。)規(guī)定RC電路的上升時間滿足器件手冊的規(guī)定，則可以根據上升下降時間的規(guī)定和已知的C,求得最大的阻值R。參照文檔中給出了計算的措施，并給出了上拉對于LVT16244B器件1驅1的狀況下不不小于1.32K,下拉不不小于860歐姆的計算值。實際上，這個值的規(guī)定會更小，由于內層5mil寬走線每英寸就也許帶來5pF的電容，而網絡上假如掛有多種器件，會規(guī)定電阻值更低，導致驅動功率太大。當采用10K歐姆左右的電阻時，上升斜率一般狀況下，我們的上拉或下拉電阻可以統(tǒng)一選擇10K(針對一般器件的OE端、懸空管腳等);對于總線這樣的也許浮空并且負載較重的狀況，可以選擇1K左右的上拉或下拉電阻；當需要預置的管腳較多或者器件內部有上拉或下拉，我們預置的電平和內部上下拉電阻相反時，可以選擇1K電阻(對于掛有FPGA/EPLD的總線和控制信號);對于總線保持器件，我們規(guī)定預置上下拉電阻不不小于3K,對于ISPMACH4000型EPLD,我們推薦使能全局上拉以簡化當溫度低時上拉電流較大。在某主控單板上Cyclone輸出其他單板的復位控制信號，采用了10K的電阻下拉，保證未下載邏輯時輸出低電平(復位無效)。在低溫試驗中，復位該主控單板會導致全框受控單板復位，經分析確定為低溫下內置上拉電流增大，導致10K電阻不可以將返回我們一般采用LVT器件驅動/緩沖背板輸入和輸出的數據。為了減小閂鎖發(fā)生的也許性，在和背板電阻或者33歐姆排阻，輸入串聯100歐姆電阻或者排阻。33歐姆的串阻在點對點傳播的狀況下，可以以信號完整性優(yōu)先。例如對于驅動諸多負載的總線型應用，串聯33歐姆電阻導致信號上升沿緩慢，系統(tǒng)時序裕量小，可以考慮串聯5~10歐姆的電阻提高一次波的幅度和上升斜率；在3G系統(tǒng)基帶射頻接口中，為了保證主備配置下的信號完整性問題，將33歐姆串阻放在了背板上，在射頻接口板中驅動器假如單板自身要接受自己發(fā)送到背板上的信號，接受信號必須在33歐姆串阻之前獲得(上右圖的電路),不得在33歐姆串阻之后取(上左圖的電路)。由于輸出驅動器進行源端端接之后，輸出后串阻即在33歐姆串阻后得到的是一種臺階波，臺階持續(xù)的時間大概為2倍的信號傳播線延遲(參見《High阻的大小為100歐姆，下拉電阻的大小為10K。采用10K歐姆下拉電阻是由于對于單個的LVT低電平，而對于總線型的信號，雖然10塊單板同步連接時，并聯形成1K的下拉電阻對于驅動端不會因此我們一般采用折中的措施，對于輸出管腳較多的時鐘芯片，其電源濾波采用一顆磁珠(推薦選用120歐姆@100M,BLM31P121SGPT,根據系統(tǒng)EMC實際狀況可以調整),磁珠后應接10uF鉭電解電容，0.1uF陶瓷電容和1000pF陶瓷電容提供較寬頻段內的低阻抗。磁珠BLMB1P121SGPT時鐘驅動器LC多電源管腳時鐘驅動器件每對電源地管腳之間的電源去耦可以照常進行。提議在器件下方鋪設一塊銅皮作為電源，減低電源回路的電感。返回2.3.2.單板50MHz以上時鐘驅動器件未用管腳，通過75歐姆電阻接平面單板時鐘驅動器當輸出懸空時，有也許會引起輻射的增強(目前少見實際案例)。添加75歐姆電阻到地可以減少輸出管腳電流高頻諧波分量。對懸空管腳處放置電流探頭進行仿真的成果發(fā)現部分頻率諧波會有所增強，部分頻率(500MHz以上)諧波成分減少。對電源的沖擊與否有改善尚待驗證。在《PerfectTimingBook》上，對未用管腳推薦采用一種5~10pF的對地電容端接，重要目的是減少驅動器內部Bank之間電流的差異，防止產生過多的時鐘偏斜?，F代驅動器中，這樣的偏斜是很小的，對于我們的大多數應用，基本可以忽視不計。添加75歐姆電阻會消耗較多的靜態(tài)功耗，例如一種3807,輸出占空比50的方波，10個電阻將消耗0.7W的功率，而假如錯誤的對基本上恒為高的PP2S對地處理，功耗將到達1.4W。從EMI測試的角度來看，實際上是對一段時間內的EMI進行測試，低頻信號切換頻率低，對應的輻射也會較小。該措施重要針對500MHz以上的分量，故低頻時鐘不需要考慮。綜上所述，我們提議在輸出管腳添加電阻/電容到平面，選擇電源還是地需要由時鐘占空比確定。時鐘信號在系統(tǒng)中至關重要，時鐘網絡往往是EMI的重要源頭，因此時鐘信W時鐘邊緣上升時間最小值有規(guī)定的場所(例如器件規(guī)定Tr>3nS),可以使用該電路延緩上升沿。該方案需要3個器件實現端接，比較麻煩，在初版中一般不需要采用接方式單板出現EMI超標，試驗驗證在超標的時鐘網絡上采W分叉不對稱時仍舊可以工作，只是出現某些反射和振鈴現象。在單片機模塊電路中，我們采用了這種拓撲。一般我們也認為在不得不驅動兩個距離較遠負載的狀況下，可以選擇這種拓撲。這種拓撲當兩個分叉對稱性很差時，也也許出現某些反射導致的毛刺等，提議通過仿真選擇器件參數。WW兩個負載可以不一樣，走線基本等長。三個電阻規(guī)定放在一起，離驅動端的距離控制在0.25nS之內，可以采用下面的拓撲。直接連接在驅動器上的端接電阻相稱于在上面一種拓撲中增大了驅動器的內阻，背面的兩個電阻相稱于上面圖中的端接電阻減小。在這個拓撲中信號會反射產生多種臺階，要選擇合適的電阻保證一次波翻轉。該拓撲要必須進行仿真后才可以使用。WWW再考慮時鐘線減少高次諧波的狀況，在中間結點接一種電容，和前面的源端端接方案添加電阻很類似。該方案規(guī)定通過仿真后使用。當需要驅動多種負載時，可以采用如下的菊花鏈拓撲。這個器件相稱于一種終端端接方案。網絡上每個點的分叉應當盡量減小，盡量均勻分布負載。必要時，各個負載上可以串聯一種電阻，減少對整根傳播線的影響。這樣，多種相似負載均勻掛在傳播線上相稱于減少了傳播線的阻抗，需要注意終端端接電阻的選用，對的的端接傳播線。該方案必須通過仿真后才能使用。返回返回也許存在諧振點，即對某些頻率分量的增益不小于1,該頻率分量上的相噪將被放大。返回源引腳上產生壓降(VccSag或者GroundBounce),導致芯片的參照電位波動。假如芯片在設計過程中串阻串阻來自板外必須注意的是，我們應當在系統(tǒng)設計中通過良好的拓撲設計、號質量良好，而不應依賴備用的電容處理設計和器件質量問題。WWWWMW連接器連換露TVS器件即TransientVoltageSuppressor,是專門設計用來吸取信號線或者電源上出現的瞬態(tài)過壓與擊穿電壓之比稱為鉗位系數。一般筘位系數取值為1.33(在總的額定功率下)或1.20(在50%●最大反向工作電壓Vw:該電壓是指器件反向工作時，在規(guī)定的漏電流下，器件兩端的電壓6.TVS器件的選型時要考慮器件的響應時間滿足規(guī)定。2.4.2.保護器件應與被保護器件接在相似的地平面，如采用變壓器隔離，為保證隔離特性，隔離變壓器初次級兩側的器件要分別接對應的參照地我們常用的保護器件內部一般為TVS管或者鉗位二極管陣列。當電壓高于擊穿電壓時或者正向導通電壓時，器件就會擊穿或者導通。假如保護器件和被保護器件接在不一樣的地平面上，就形成了一種潛通路(參見參照文檔《潛在通路分析技術及其在通信系統(tǒng)故障調查中的應用》,劉春杰，景煥強)。當兩個參照點之間的電位差異比較大時，保護器件導通，導致被保護器件過應力損壞。例如某單板的E1保護采用如下圖的電路。注意變壓器器件側的DA108S錯誤的接在保護地上。當GNDP和GNDD之間存在較大的電位差時，DS108S直接將GNDP上面的過壓瀉放到信號線上，導致被保護器件損壞。在這里，DS108S不應連接在GNDP上，而應當和被保護的器件一起連接在GNDD上。該案例的詳細簡介，請參見參照文獻《CDMA事業(yè)部2023年度可靠性經驗案例集》。對于機框內部的連接，雖然采用變壓器隔離，由于整個機框都采用數字地作為參照，因此隔離變壓器初次級兩側都應當向數字地進行保護(假如需要保護的話)。對于出框的連接，隔離變壓器器件側以數字地作為參照地進行保護，線路側以保護地作為進行保護。PTC的意思為正溫度系數熱敏電阻器，重要廠商為Poly電阻變大，限制了電流的增大，防止TVS損壞。假如PTC動作過緩，會導致TVS在PTC動作之前過應力損壞。而PTC在動作之后，展現很大的電阻，將承受過壓的大部分電壓，因此必須考慮PTC能否企業(yè)廣泛參照的E1/T1防雷保護電路中(參見范大祥《E1/T1接口雷擊浪涌保護電路》),通過靜電試驗驗證，采用了RUSB120/RUSB185型PTC配合TPN3021型TVS管進行第一級保護。RUSB120/RUSB185是為USB保護設計的PTC,耐壓為6V,設計未考慮電源搭接等異常狀況。 (有關此故障的詳細分析請參見劉春杰、周恒箴《挪威局調試SIMO、RDTB上器件失效分析匯報》,硬件這個案例闡明，我們目前的E1/T1模塊電路不能防止電源搭接(包括-48V搭接和)等異常狀況，假如需要防止這種狀況的發(fā)生，需要重新考慮選用PTC。假如不需要考慮此種異常(認為在工程現場可以排除此類異常出現的也許),則可以從成本考慮，通過試驗選用PTC器件。邏輯資源的運用率應當保留在50%~80%之間。資源包括內置的RAM、乘法器或者DSP資源、邏輯資源(包括組合邏輯和寄存器、布線資源)、IO資源等。對于可以精確估計使用狀況的資源，如乘法器或DSP單元，占用率容許抵達100%。對于低于50%則推薦采用低容量器件減少成本，高于80%則假如由于邏輯功能簡樸，已經選擇選型范圍內容量最小的FPGA,或者考慮芯片通用性好在邏輯選型時，推薦在管腳兼容的系列器件中，有容量較小(假如選型器件為最小)和容量更大的當需要通過兩片邏輯完畢某一功能，存在容量容量為2倍的邏輯器件完畢。例如計劃使用2片4128完畢功能，則推薦優(yōu)選一片4256,這樣可以節(jié)省FPGA的輸入必須要有一種當地時鐘，保證在熱插拔、系統(tǒng)故障的時候，邏輯尚有時鐘可以輯跑飛的時候可以恢復，不產生破壞性的影響(通過外部時鐘通過倍頻器、零延2.5.3.對于可編程邏輯器件的懸空管腳(包括測試管腳、設計淘汰導致的懸空輸入等),必須確認其在在設計中，可編程邏輯器件IO有剩余的狀況很輕易出現，對大量的多出I尚有一種狀況會導致管腳懸空：我們的3G設計中有諸多1塊PCB對應多種料單，實現不一樣功態(tài)的輸出緩沖器和一種輸入緩沖器構成。當定義為高阻態(tài)時，輸入緩沖器仍然連接在管腳上。因此以上多種狀況，必須保證這些管腳在實際應用對于不用的IO管腳和測試管腳，可以定義致懸空的信號，應采用添加外部上拉或下拉電阻或者使能器件內部IO管腳上下拉的措施，管腳的可以編程為上拉或者懸空；有某些邏輯器件具有全局可編程的設置，例如Lattice企業(yè)的ISPMACH4000系列可以編程為上拉、下拉、懸空或者總線保持(不推薦使用總線保持功能),不過所有的管腳懸空時狀態(tài)為‘1’,設計中與否確定輸入‘1’系統(tǒng)正常工作?假如外部有下拉電阻，能否保證在所有的管腳都具有相似的上拉或下拉。例如編程為上拉，那么對于某些采用外接3G總線統(tǒng)一規(guī)定使用下拉電阻),內置上拉電阻和外接下拉電阻將形成分壓返回2.5.4.LatticeISPMach4000系列器件，提議使能內部上拉，外部上拉采用10K,下拉采用1K設計我們的系統(tǒng)中大量應用LatticeISPMach4000系列EPLD。對于需要外部上拉的場所，上拉電阻采用10K,需要外部下拉的場所，下拉采用1K設計?？梢员ＷC高電平靠近VCC,低電平約為0.2V。對于負載2.5.5.FPGA的Done指示管腳(包括Conf返回2.5.6.不要用特殊管腳當做一般的IO使用在EPLD和FPGA中，有些管腳，是作為特殊管腳使用的，不過，也可以作為一般I/O。在一般狀況下，可以當IO用的特殊管腳盡量不要用作IO。這些管腳需要按照器件手冊仔細看待。下面給出某些●GCLK0～3,這些管腳是連接到全局時鐘緩沖器上，假如不用時鐘，可以作為一般的輸Vref,假如不需要外部閾值電壓時，可以作為顧客的I/O。這個對于一般用于LVTTL電平的系統(tǒng)，不需要外部閾值電壓。可以作為一般I/O。IRDY,TRDY,假如XILINX的PCI核不用，可以作返回采用線性電源(包括LDO)可以得到較低的噪聲，并且由于使用簡樸，成本低，因此在單板上應線性電源的基本原理如圖所示。輸出電壓通過采樣后和參照電源(由晶體管帶隙參照源或者齊納二極管提供)進行減法運算，差值通過放大例如采用1只TO-263封裝的LDO將電壓從3.3V降到1.2V,負載電流為1.5A,負載上耗散的功率為1.8W。此時LDO上承擔了2.1V壓降，耗散的功率3.15W,3.3V電源提供的功確定合適的散熱措施，并且在3.3V電源在預算中必須可以提供1.5A的電流(或者5W以上的功率),保證系統(tǒng)的工作正常。(對于線性電源的原理參見參照文檔《TheArtofElectronics2Edition》,2.6.3.LDO輸出端濾波電容選用時注意參照手冊規(guī)定的最小電容、電容的ESR/ESL等規(guī)定保證電路穩(wěn)定。推薦采用多種等值電容并聯的方式，增LDO輸出電容為負載的變化提供瞬態(tài)電流，同步由于輸出電容處路的高頻性能，不過對于某些線性穩(wěn)壓電源，輸出端ChCh1上升ci%比SA在某試驗板中，采用MIC39300-2.5BU型LDO,輸出電容為20uF,不滿足手冊規(guī)定的47uF假如對環(huán)路穩(wěn)定性感愛好，可以參照自動控可以滿足后級電路工作的規(guī)定。例如在某單板鎖相環(huán)路設計中采用了一階RC濾波器，濾波電阻選擇12歐姆。鎖相環(huán)中VCXO的工作電流約為30mA,在濾波電阻上產生300mV的壓降，額定電壓3.3V纖插上時SD(光檢測)信號上升緩慢，不能對的反應實際狀況的問題。通過檢查發(fā)現濾波電感的直流電阻約為3歐姆，光模塊工作電流約為100mA,電感上的壓降導致光模塊的工作電壓只有約2.9V左右，時鐘驅動芯片管腳上的紋波高達1V以上。采用多電大容量電容一般為電解電容，其體積較大，引腳較長，常常為卷繞式構二氧化錳)。這些電容的等效串聯電感較大，導致這些電容的高頻特性較到幾MHz之間(參見Sanyo企業(yè)OSCON器件手冊和AVX企業(yè)鉭電容器件手冊)。小容量的陶瓷貼片電容具有低的ESL和良好的頻率特性，其諧振點一般可以抵達數十至數百MHz(參見參照文獻《High-speedDigitalDesign》以及AVX等企業(yè)陶瓷電容器件手冊),可以用于給高頻信號提供低阻抗的因此，在應用大容量電容(電解電容)時，應在電容上并聯小容量瓷片電容使用。返回2.6.6.升壓電源(BOOST)使用必須增長一種保險管以防止負載短路時，電源直通而導致整個單板由圖中拓撲可以看出，我們不能通過控制Q1的通斷來切斷輸入和輸出之間的通路或者控流。當輸出電源短路時，輸入電源(一般是單板主電源)通過L和D1直接短路到地。導致的成果將是L或者D1燒毀且失效模式為開路。在L或者D1燒毀之前，單板電源處在短路狀態(tài)，假如L和D1電2.6.7.電源要有防反接處理，輸入電流超過3A,輸入電源反接只容許損壞保險絲；低于或等于3A,電源要有防反接處理，輸入電流超過3A,輸入電管將由于G-S電壓的穩(wěn)壓至12V,使D-S導通。這樣電源回路將能順利形成。電容C1是起到緩啟動作用的，這樣可以起到防浪涌的目地。電阻R6、二極管VD3構成電容C1的放電回路。當電源反接的時候，由于光耦輸入二極管正偏置，輸出C-E導通，使并聯的NMOS管截止。這樣回路就切斷了，起返回很有也許導致器件不可以正常工作，甚至觸發(fā)閂鎖導致器件燒毀。例如TMS320C6414T型DSP,2023年5月之后的Errata中闡明，當DVDD較CVDD早上電時，也許出現PCI/HPI數據錯的問題。對于載燒結文獻時，電源處在關斷狀態(tài)。也可以通過在不一樣的電源之間連接肖特基二極管保證上電掉電返回2.6.10.多種芯片配合工作，必須在最慢上電器件初始化完畢后開始操作當多種芯片配合工作時，必須在最慢的期間完畢初始化后才能開始操作，否則也許導致不可預料的成果。例如LVT16244驅動器具有上電3態(tài)功能，雖然OE端被下拉到地，也需要等到電源電壓上升到一定閾值才會脫離高阻態(tài)，而此前EPLD等器件也許已經開始工作，這樣就也許導致EPLD讀到錯誤的狀態(tài)。參見前面的闡明。對于某些ROM等器件，在上電后一段時間才能開始工作，假如在此之前就開始讀取，也也許導致數據錯誤。2.6.11.電源模快/芯片感應端在布局時應采用開爾文方式諸多電源模塊和電源芯片在設計時，采用了獨立的Sense管腳，作為對輸出電壓的反饋輸入。這個Sense信號應當從取用電源的位置引給電源模塊，而不應當在電源模塊輸出端直接引給電源模塊，這樣可以通過電源模塊內部的反饋賠償掉從電源模塊輸出傳播到實際使用電源處途徑帶來的衰減。如下圖中白色走線所示。電源希出端-電源希出端-反饋端C?電源模塊對于電源監(jiān)控電路等，也應當遵守相似的原理，即從實際需要監(jiān)控點將電源引給監(jiān)控電路，而不是請參見《EPCOS0.1u100VMLCC電容(33160047)失效分析匯報》。電源濾波電容存在于單板電源入口處，安裝和波峰焊過程中易受到應力從而產生微2.7.1.使用CY2302時鐘驅動器，應注意假如對輸入輸出時鐘的相位規(guī)定一致，那么必須選擇OUT2系統(tǒng)中常用CY2302進行倍頻。假如對輸入輸出時鐘的相位規(guī)定一致，那么必須選擇OUT2反饋、CCM/CDSU單板在插入機框時有時無法正常啟動，其比率到達18%左右。測量復位芯片ADM706R將PFI上拉。參見參照文獻《CDMA事業(yè)部2023年度可靠性經