基于fpga驅(qū)動高速點(diǎn)陣板驅(qū)動系統(tǒng)及相關(guān)接口研制

貴州民族學(xué)院理學(xué)院畢業(yè)論文-PAGE39-基于FPGA驅(qū)動高速點(diǎn)陣板驅(qū)動系統(tǒng)及相關(guān)接口研制摘要論文立足于當(dāng)今行業(yè)流行的LED控制技術(shù)，以新型控制器FPGA為核心研究點(diǎn)陣板高速驅(qū)動方案，文中介紹LED屏在國內(nèi)發(fā)展現(xiàn)狀及前景，國內(nèi)具有良好的技術(shù)和產(chǎn)業(yè)鏈，研究LED控制器具有不可輕視的意義，結(jié)合點(diǎn)陣屏特點(diǎn)確定了該論文的控制方案及FPGA集成并行掃描。第二、三章介紹LED點(diǎn)陣板組成的基本原理、發(fā)光特性及人眼視覺特性，介紹LED驅(qū)動的三種方案并進(jìn)行論述，得出脈沖驅(qū)動的方案具有極大的優(yōu)勢。第四章介紹FPGA的基本原理，目前較為流行的AlteraFPGA系列器件EP2C5T144C8N,介紹流行的FPGA開發(fā)工具QuartusⅡ、NIOSⅡ及ModelSim，F(xiàn)PG開發(fā)流程和開發(fā)特點(diǎn)，介紹目前流行的硬件描述語言VerilogHDL特點(diǎn)。第五章結(jié)合點(diǎn)陣板基本組成原理和該設(shè)計的控制方案，設(shè)計了提高傳輸效率的數(shù)據(jù)組織方法。文章重點(diǎn)在第六章，介紹各軟件模塊和軟硬件模塊的組成和結(jié)合方式，結(jié)合點(diǎn)陣板組成原理及其特點(diǎn)確定控制器的實(shí)現(xiàn)的目的，本系統(tǒng)設(shè)計的具體實(shí)施方案，各模塊工作原理有詳細(xì)的描述，模塊VerilogHDL描述，IP核的使用，各模塊結(jié)合軟硬件仿真調(diào)試過程和調(diào)試結(jié)果，最終實(shí)現(xiàn)設(shè)計要求達(dá)到的目的。第七章介紹硬件設(shè)計的結(jié)構(gòu)，各個模塊的基本組成及模塊的結(jié)合。第八章結(jié)合作者的實(shí)際設(shè)計經(jīng)驗(yàn)談了FPGA系統(tǒng)設(shè)計的經(jīng)驗(yàn)和技巧以提高設(shè)計效率設(shè)計的人性化，包括電路模塊化方法、IP核使用技巧、電路仿真測試技巧，模塊復(fù)用優(yōu)勢及系統(tǒng)調(diào)試結(jié)果。關(guān)鍵詞：FPGA集成并行掃描點(diǎn)陣屏PC機(jī)串口模塊化FPGA-basedhigh-speeddotmatrixdriverboarddrivesystemandrelatedinterfacesaredevelopedPanMaoshengSummaryPaperbasedontoday'spopularLEDcontroltechnologyindustrytothecoreofthenewcontrollerFPGAboardhigh-speeddot-matrixdrivingscheme,thepaperdescribesthedevelopmentofLEDscreensinthedomesticsituationandprospectsofChinawithgoodtechnicalandindustrialchainofLEDcontrollerhasnotunderestimatethesignificance,combinedwithdot-matrixscreenfeaturestodeterminethecontrolschemeofthepaperandtheFPGAintegratedparallelscan.Second,LEDdotmatrixboardcomposedofthreechaptersintroducethebasicprinciplesoflightandhumanvisualcharacteristics,introducedthreeLEDdriverstodiscusstheprogramandobtainedpulse-drivenprogramhasagreatadvantage.ChapterIVintroducesthebasicprinciplesofFPGA,AlteraFPGAandmostpopulardevicesEP2C5T144C8N,introducedthepopularFPGAdevelopmenttoolQuartusⅡ,NIOSⅡandModelSim,FPGdevelopmentprocessanddevelopmentfeatures,andintroducesthepopularfeaturesofthehardwaredescriptionlanguageVerilogHDL.Latticeboardchaptercombineselementsofthedesignprincipleandcontrolscheme,designedtoimprovethetransmissionefficiencyofDataOrganization.ItfocusesonChapterVI,describesthevarioussoftwaremodulesandhardwaremodulesofthecompositionandcombinationofmethods,combinedwithdot-matrixplatesanditsfeaturestodeterminethepurposeofrealizationofthecontroller,thesystemdesignfortheconcreteimplementation,themoduleworksdetaileddescriptionofVerilogHDLdescriptionofthemodule,IPcoreuse,thecombinationofhardwareandsoftwaremodulesanddebugthedebuggingprocesssimulationresults,andultimatelytoachievethedesignrequirements.ChapterVIIofthehardwaredesignofthestructure,thebasiccomponentsofeachmoduleandmodulecombination.ChapterVIIIofthecombinationofpracticaldesignexperienceontheFPGAsystemdesignexperienceandskillstoimprovetheefficiencyofthedesignofhumandesign,includingcircuitmodularapproach,IPcoreusingthetechnique,circuitsimulationtesttechniques,modulereuseadvantagesandsystemdebuggingresults.Keywords:FPGAintegratedparallelportscanningdotmatrixscreenPC-modular目錄TOC\o"1-4"\h\z\u摘要： 1Summary： 2目錄 3第一章概述 51.1 LED顯示屏及應(yīng)用 51.2 顯示屏驅(qū)動器的發(fā)展?fàn)顩r和趨勢 61.3 本課題的內(nèi)容 7第二章LED器件基本工作原理 102.1光學(xué)度和視覺特性 102.2發(fā)光二極管特性 112.3LED的伏安特性 112.4LED器件的驅(qū)動原理 132.4.1直流驅(qū)動 132.4.2恒流驅(qū)動 132.4.3脈沖驅(qū)動 14第三章LED顯示屏及驅(qū)動電路 143.1 LED顯示屏屏體 153.2 雙色LED單元板硬件組成及工作原理[4] 15第四章FPGA開發(fā)要點(diǎn) 174.1 PLD簡介 174.2 Altera的EP2C5T144 184.3 FPGA開發(fā)工具 184.4 FPGA開發(fā)流程 194.5 VerilogHDL的特點(diǎn) 20第五章數(shù)據(jù)的組織方法 215.1 顯示數(shù)據(jù)組織的基本原則 215.2 靜態(tài)顯示數(shù)據(jù)的組織 21第六章系統(tǒng)整體方案的設(shè)計 266.1 本系統(tǒng)設(shè)計流程 266.2 設(shè)計要求說明 266.3 行為級描述 276.4 各模塊工作原理 276.4.1 取模軟件 276.4.2 串口發(fā)送 286.4.3 串口接收 296.4.4 片上RAM存儲器 346.4.5 RAM數(shù)據(jù)管理器、數(shù)據(jù)分配器 356.4.6 點(diǎn)陣基本驅(qū)動器 416.4.7 整體整體結(jié)構(gòu) 45第七章系統(tǒng)硬件設(shè)計 477.1 電路的整體結(jié)構(gòu) 477.2 電源部分 487.3 JTAG下載器 487.4 接口驅(qū)動 497.5 串口下載 49第八章系統(tǒng)調(diào)試與總結(jié) 508.1 語法錯誤 508.2 電路模塊化 508.3 使用IP核 528.4 電路仿真與測試 538.5 模塊復(fù)用 538.6 調(diào)試結(jié)果 53致謝 55原創(chuàng)性聲明 56學(xué)位論文使用授權(quán)說明 57參考文獻(xiàn) 58概述LED顯示屏及應(yīng)用LED顯示屏的應(yīng)用涉及社會經(jīng)濟(jì)的許多領(lǐng)域，主要包括：證券交易、金融信息顯示。這一領(lǐng)域的LED顯示屏占到了前幾年國內(nèi)LED顯示屏需求量的50%以上，目前仍為LED顯示屏的主要需求行業(yè)。上海證券交易所、深圳證券交易所及全國上萬家證券、金融營業(yè)機(jī)構(gòu)廣泛使用了LED顯示屏。機(jī)場航班動態(tài)信息顯示。民航機(jī)場建設(shè)對信息顯示的要求非常明確，LED顯示屏是航班信息顯示系統(tǒng)FIDS（FlightinformationDisplaysystem）的首選產(chǎn)品，首都機(jī)場、上海浦東國際機(jī)場、?？诿捞m機(jī)場、珠海機(jī)場、廈門高崎機(jī)場、深圳黃田機(jī)場、廣州白云機(jī)場及全國數(shù)十家新建和改擴(kuò)建機(jī)場都選用了國產(chǎn)的LED顯示屏產(chǎn)品。港口、車站旅客引導(dǎo)信息顯示。以LED顯示屏為主體的信息系統(tǒng)和廣播系統(tǒng)、列車到發(fā)揭示系統(tǒng)、票務(wù)信息系統(tǒng)等共同構(gòu)成客運(yùn)樞紐的自動化系統(tǒng)，北京站、北京西站、南昌站、大連港等國內(nèi)重要火車站和港口都安裝了國內(nèi)廠家提供的產(chǎn)品和系統(tǒng)。體育場館信息顯示。LED顯示屏已取代了傳統(tǒng)的燈泡及CRT顯示屏，四十三屆世乒賽主場地天津體育中心首次采用了國產(chǎn)全彩色視頻LED顯示屏，受到普遍好評，上海體育中心、大連體育場等許多國內(nèi)重要體育場館相繼采用了LED顯示屏作為信息顯示的主要手段。道路交通信息顯示。智能交通系統(tǒng)（ITS）的興起，在城市交通、高速公路等領(lǐng)域，LED顯示屏作為可變情報板、限速標(biāo)志等，替代國外同類產(chǎn)品，得到普遍采用。調(diào)度指揮中心信息顯示。電力調(diào)度、車輛動態(tài)跟蹤、車輛調(diào)高度管理等，也在逐步采用高密度的LED顯示屏。郵政、電信、商場購物中心等服務(wù)領(lǐng)域的業(yè)務(wù)宣傳及信息顯示。遍布全國的服務(wù)領(lǐng)域均有國產(chǎn)LED顯示屏在信息顯示方面發(fā)揮作用。廣告媒體新產(chǎn)品。除單一大型戶內(nèi)、戶外顯示屏做為廣告媒體外，國內(nèi)一些城市出現(xiàn)了集群LED顯示屏廣告系統(tǒng)；列車LED顯示屏廣告發(fā)布系統(tǒng)也已在全國數(shù)十列旅客列車上得到采用并正在推廣。演出和集會。大型顯示屏越來越普遍的用于公共和政治目的的視頻直播，如在我國建國50周年大慶、美國總統(tǒng)大選、莫斯科850周年慶典、日本NAGANNO冬季奧運(yùn)會、波蘭教皇的訪問、巴西狂歡節(jié)、世界各地的新千年慶典。這些節(jié)日中大型顯示屏增加了藝術(shù)影響力，在播放廣告和信息的同時也團(tuán)結(jié)了人們。展覽和租賃。在許多展覽會，LED顯示大屏幕作為展覽組織者提供的重要服務(wù)內(nèi)容之一，向參展商提供有償服務(wù)，國外還有一些較大的LED大屏幕的專業(yè)性租賃公司，也有一些規(guī)模較大的制造商提供租賃服務(wù)。顯示屏驅(qū)動器的發(fā)展?fàn)顩r和趨勢LED顯示屏驅(qū)動器經(jīng)歷了從單色、雙色圖文顯示屏，到圖像顯示屏，一直到今天的全彩色視頻顯示屏的發(fā)展過程。目前LED顯示屏驅(qū)動器根據(jù)使用場所不同，可以分為室外屏和室內(nèi)屏兩種，其主要區(qū)別是發(fā)光管的發(fā)光亮度不同。而根據(jù)所顯示的內(nèi)容不同也可以分為圖像屏和文字屏兩種。目前LED電子顯示屏驅(qū)動器的顯示向更高亮度、更高耐氣候性、更高的發(fā)光均勻性、更高的可靠性、全色化、多媒體方向發(fā)展，系統(tǒng)的運(yùn)行，操作與維護(hù)也向集成化、網(wǎng)絡(luò)化、智能化方向發(fā)展。高亮度、全彩化藍(lán)色及綠色超高亮度LED產(chǎn)品出現(xiàn)以來，成本逐年快速降低，使LED全彩色顯示屏產(chǎn)品成本下降，推廣速度加快。同時，隨著控制技術(shù)的發(fā)展和LED顯示屏體穩(wěn)定性的提高，使全彩色LED顯示屏的亮度、色彩、白平衡均達(dá)到比較理想的效果，完全可以滿足戶外全天候的環(huán)境條件要求，而且圖像更清晰、更細(xì)膩、更亮麗。標(biāo)準(zhǔn)化、規(guī)范化材料、技術(shù)的成熟及市場價格基本均衡之后，LED顯示屏驅(qū)動器的標(biāo)準(zhǔn)化和規(guī)范成為LED顯示屏發(fā)展的一個趨勢。近幾年業(yè)內(nèi)的發(fā)展中，價格調(diào)整達(dá)到基本均衡后，產(chǎn)品質(zhì)量、系統(tǒng)的可靠性等將成為主要的競爭因素，這就對LED顯示屏的標(biāo)準(zhǔn)化和規(guī)范化有了較高的要求。行業(yè)規(guī)范和標(biāo)準(zhǔn)體系的形成，IS09000系列標(biāo)準(zhǔn)的應(yīng)用，使LED顯示屏行業(yè)的發(fā)展趨于有序化。產(chǎn)品結(jié)構(gòu)多樣化隨著信息化社會的形成，信息領(lǐng)域愈加廣泛，LED顯示屏及驅(qū)動器的應(yīng)用前景更為廣闊。預(yù)計大型或超大型LED顯示屏為主流產(chǎn)品的局面將會發(fā)生改變，適合于服務(wù)行業(yè)特點(diǎn)和專業(yè)性要求的小型LED顯示屏?xí)休^大提高，面向信息服務(wù)領(lǐng)域的LED顯示屏產(chǎn)品門類和品種體系將更加豐富，部分潛在市場需求和應(yīng)用領(lǐng)域?qū)兴黄?，如公共交通、停車場、餐飲、醫(yī)院等綜合服務(wù)方面的信息顯示屏需求量將有更大的提高，大批量、小型化的標(biāo)準(zhǔn)系統(tǒng)LED顯示屏在LED顯示屏市場總量中將會占有多數(shù)份額。本課題的內(nèi)容研究的內(nèi)容主要包括，首先深入了解大屏幕LED顯示系統(tǒng)的結(jié)構(gòu)，工作原理，其次學(xué)習(xí)基于ALTERACycloneⅡEP2C5T144C8N的FPGA芯片，的并行工作提高數(shù)據(jù)傳輸效率，提高傳輸速度，設(shè)計并制作控制器外圍電路，最后完成基于EP2C5T144C8N的LED顯示系統(tǒng)的設(shè)計。要求包括能夠獲得較大的顯示區(qū)域，能夠達(dá)到穩(wěn)定的顯示效果?？刂破鬟x型選擇FPGA的理由，這個與FPGA的比較物是單片機(jī)（MCU），這里把各類ARM芯片也歸類進(jìn)來。MCU實(shí)現(xiàn)的是軟邏輯。MCU根據(jù)燒寫在存儲器中的代碼進(jìn)行動作。MCU內(nèi)部的處理器首先要從存儲器中讀取代碼，然后解釋代碼，執(zhí)行代碼。FPGA實(shí)現(xiàn)的是硬邏輯。工程師用硬件描述語言（Verilog/VHDL）描述需實(shí)現(xiàn)的邏輯，然后通過專門的工具綜合后生成目標(biāo)文件。把目標(biāo)文件下載進(jìn)FPGA后，F(xiàn)PGA內(nèi)部便形成了實(shí)現(xiàn)預(yù)定功能的硬件電路，這些電路是由基本的門電路和觸發(fā)器構(gòu)成。不過現(xiàn)在FPGA通過IP核的方式也可實(shí)現(xiàn)類似MCU的軟邏輯。相對MCU，F(xiàn)PGA的優(yōu)勢主要有：速度快，應(yīng)用靈活等。速度快的優(yōu)勢來源于FPGA的硬邏輯方式。由于FPGA的邏輯功能全部用硬件電路實(shí)現(xiàn)，故所有的延遲只來源于門電路，而一般門電路的延遲都在ns級別。FPGA較MCU，應(yīng)用更加靈活。一個型號的MCU，外圍設(shè)備種類是固定的個數(shù)也是固定的。而FPGA的設(shè)備是可以由編程人員配置的，這就加大了硬件使用的靈活性。系統(tǒng)設(shè)計方案及論文結(jié)構(gòu)上一節(jié)闡述了FPGA與MCU的區(qū)別和各自的工作特點(diǎn)，在這一節(jié)中我們就參照它們的特性列出三個驅(qū)動器的設(shè)計方案，比較它們的優(yōu)缺點(diǎn)，挑選出最佳設(shè)計方案，設(shè)計出控制器系統(tǒng)及硬件。設(shè)計方案，比較它們的優(yōu)缺點(diǎn)，挑選出最佳設(shè)計方案，設(shè)計出控制器系統(tǒng)及硬件。方案1-1：采用普通的單片機(jī)MCU做控制系統(tǒng)，由于一塊普通單片機(jī)刷新頻率不足，不能滿足顯示區(qū)域較大，那么就需要采用多塊單片機(jī)分散控制，如圖1-1所示，這樣一來對數(shù)據(jù)的管理非常麻煩，程序編制比較復(fù)雜，顯示難以同步，因此不應(yīng)采納。圖1-3-1基于51單片機(jī)的系統(tǒng)結(jié)構(gòu)圖方案1-2：采用基于EPC25T144的FPGA的高性能處理器做控制系統(tǒng)，系統(tǒng)時鐘高達(dá)160MHz（使用ARM也是類似的控制方式）,這樣在傳輸速度上就解決了普通單片機(jī)不能解決的問題，結(jié)構(gòu)如圖1—2。圖1-3-2基于FPGA的系統(tǒng)結(jié)構(gòu)圖但是在灰度控制中FPGA速度足夠快，但是LED屏體傳輸速度只有24MHz，實(shí)現(xiàn)大屏灰度控制困難，在方案1—2中使用的僅僅是FPGA的速度這就沒有把FPGA的優(yōu)勢體現(xiàn)出來。圖1-3-3，F(xiàn)PGA集成并行掃描方案1-3：在1.5節(jié)中提到FPGA資源可配置的靈活性和并行工作的特點(diǎn)，這里把方案1-1并行傳輸和1-2速度快的優(yōu)點(diǎn)結(jié)合起來，如圖1-3-3所示，使用FPGA集成并行掃描方式解決這一問題。論文從介紹了LED顯示屏開始，接著對LED發(fā)光器件作了說明，然后詳細(xì)說明了LED顯示屏屏體電路和顯示屏控制系統(tǒng)，介紹了顯示屏的接口電路，軟件的編寫等，最后講述了作者在制作過程中遇到的問題和解決方法以及對自己的工作總結(jié)。LED器件基本工作原理光學(xué)度和視覺特性為了使LED顯示屏達(dá)到理想的顯示效果，除了需要對LED器件本身的工作原理及特性有很好的理解之外，首先要對光學(xué)特性（亮度、色彩、視角）等和人眼的視覺特性有所了解。由于圖像顯示的最終效果是與光源特性（如果是反射光的話，還要考慮反射體的光學(xué)特性）和視覺特性雙方有關(guān)的，它既有光學(xué)原理所描述的客觀存在，也有人眼視覺主觀感受的因素，兩者兼顧才能收到良好的效果。光度是對有關(guān)的輻射能量與人眼亮度感受兩者關(guān)系的描述；色度是對有關(guān)彩色形成與彩色視覺關(guān)系的描述。人眼對亮度的敏感程度與顏色有關(guān)，在整個可見光范圍并不是均勻的[2]。人眼對不同顏色光線的敏感程度不同，人眼對顏色的感覺來源于視網(wǎng)膜上三種不同類型的視錐細(xì)胞。不同的視錐細(xì)胞對不同的顏色敏感，它們的視敏曲線表示在圖2-1上，分別為Rs(λ)、Gs(λ)、Bs(λ)，即三種視錐細(xì)胞分別對紅﹑綠﹑藍(lán)三色最敏感。三種細(xì)胞的共同作用下，就可以得到人對顏色的總體感覺。根據(jù)對人眼的研究，可知用R﹑G﹑B三基色的不同比例，可以合成不同的顏色。三種顏色不同比例的混合就能發(fā)出從白到黑的各種顏色的光。這就是LED顯示屏為什么以R﹑G﹑B為三基色[2]。圖2-1視錐細(xì)胞視敏函數(shù)曲線人眼的亮度感覺不會因光源的消失而立即消失，要有一個延遲時間，這就是視覺惰性。視覺惰性可以理解為光線對人眼的作用﹑傳輸﹑處理等過程都需要時間，因而使視覺具有一定的低通特性。實(shí)驗(yàn)表明，當(dāng)外界光源突然消失時，人眼的亮度感覺是按指數(shù)規(guī)律逐漸減小的。這樣當(dāng)一個電源反復(fù)通斷，在通斷頻率較低時，人眼可以發(fā)現(xiàn)亮度的變化；而通斷頻率增高時，視覺就逐漸不能發(fā)現(xiàn)相應(yīng)的亮度變化了，刷新頻率越高，畫面質(zhì)量越好，但刷新頻率越高，對屏體背后的驅(qū)動電路和控制電路的要求也越高。視覺惰性可以說是LED顯示屏得以廣泛應(yīng)用的基礎(chǔ)。首先，在LED顯示屏中可以利用視覺惰性，改善驅(qū)動電路的設(shè)計，形成了目前廣為采用的掃描驅(qū)動方式。掃描驅(qū)動方式的優(yōu)點(diǎn)在于LED顯示屏不必對每個發(fā)光燈提供單獨(dú)的驅(qū)動電路，而是若干個發(fā)光燈為一組共享一個驅(qū)動電路，通過掃描的方法，使各組發(fā)光燈依次點(diǎn)亮，只要掃描頻率高于臨界閃爍頻率，人眼看起來各組燈都在發(fā)光。由于LED顯示屏所使用的發(fā)光燈數(shù)量很大，一般在幾千只到幾萬只的范圍，所以節(jié)約驅(qū)動電路的效益是十分可觀的[2]。發(fā)光二極管特性發(fā)光二極管(lightemittingdiode，LED)，是一種把電能變成光能的特種器件，當(dāng)電流通過它的時候(圖2—0-1)，可以產(chǎn)生可見光。圖2-0-1點(diǎn)亮一個LED發(fā)光二極管的結(jié)構(gòu)主要由PN結(jié)芯片、電極和光學(xué)系統(tǒng)構(gòu)成。我們知道，發(fā)光是一種能量轉(zhuǎn)化現(xiàn)象。當(dāng)系統(tǒng)受到外界激發(fā)后，會從穩(wěn)定的低能態(tài)躍遷到不穩(wěn)定的高能態(tài)；當(dāng)系統(tǒng)由不穩(wěn)定的高能態(tài)重新回到穩(wěn)定的低能態(tài)時，能量差以光的形式輻射出來，就會產(chǎn)生發(fā)光現(xiàn)象。當(dāng)在PN結(jié)上加以正向電壓之后，P區(qū)的空穴注入至N區(qū)，N區(qū)的電子注入至P區(qū)，相互注入的電子與空穴相遇后即產(chǎn)生復(fù)合，這些少數(shù)載流子在PN結(jié)的注入和復(fù)合中產(chǎn)生輻射而發(fā)光。它是自發(fā)輻射發(fā)光，不需要較高的注入電流產(chǎn)生粒子數(shù)反轉(zhuǎn)分布，也不需要光學(xué)諧振腔，發(fā)射的是非相干光。描述LED的特性有許多參數(shù)，這些參數(shù)之間的關(guān)系呈現(xiàn)非線性。因此，用特性曲線來描述這些關(guān)系，在工程應(yīng)用中更具有使用價值。下面就以其主要的特性曲線作簡單介紹[2]。LED的伏安特性LED的伏安特性與普通二極管類似，只是開始導(dǎo)通的正向電壓較大，大約在1.5-3.0之間，視不同的半導(dǎo)體材料而定，其特性曲線如圖2-3：圖2-3LED的伏安特性曲線可以用以下公式描述：(2.2.1)其中：m是符合因子，Is是反向飽和電流(MA)，e是電子電量，K是波爾茲曼常數(shù)，U是PN結(jié)電壓(V)，T是絕對溫度(K)當(dāng)LED兩端正向壓降超過門坎電壓時，LED開始發(fā)光，發(fā)光的波長取決于電子躍遷的能量差。實(shí)際上LED發(fā)出的光，不是單一波長的光，而是某一波段的光，LED顯示屏三基色色純度越高，光譜分布越窄，合成的圖像顏色越自然。發(fā)光強(qiáng)度Iv與正向電流If的關(guān)系曲線總體上看發(fā)光強(qiáng)度是隨正向電流的增加而增加的，但不同半導(dǎo)體材料制成的LED器件，其發(fā)光強(qiáng)度L與正向電流I的變化關(guān)系有所不同。圖2-4給出了由A-GaAsP(N)、B-GaP(N)和C-GaP(Zn-O)三種不同半導(dǎo)體材料制成的LED器件的電流與發(fā)光強(qiáng)度的關(guān)系曲線[2]。圖2-4LED發(fā)光強(qiáng)度與正向電流的關(guān)系一般的LED發(fā)光強(qiáng)度正比于電流的m次方，當(dāng)?shù)碗娏髅芏葧rm=1.3-1.4，當(dāng)大電流密度時m=1?？梢?，在大電流時光強(qiáng)隨電流增加，這個特性使LED在窄脈沖驅(qū)動方式下，也可獲得較高亮度。(2.2.2)其中:K是一個常系數(shù)，I是正向電流[2]。LED器件的驅(qū)動原理從LED器件的發(fā)光機(jī)理可以看出，當(dāng)向LED器件施加正向電壓時，流過器件的正向電流使其發(fā)光，因此LED的驅(qū)動就是要使它的PN結(jié)處于正向偏置，其具體的驅(qū)動方式有以下幾種[11]：2.4.1直流驅(qū)動直流驅(qū)動是最簡單的驅(qū)動方法，就是通過穩(wěn)定電源，經(jīng)限流電阻為發(fā)光二極管LED提供電流的方法。這種驅(qū)動方式雖然簡單，但不能在LED顯示屏上使用。由于LED正向特性陡峭，加上組件參數(shù)的分散性，即使相同的電源，相同的限流電阻，每個LED的正向電流也不盡相同，導(dǎo)致LED器件的發(fā)光強(qiáng)度不同，亮度不均。這種驅(qū)動方式適合于LED器件較少，顯示固定，發(fā)光強(qiáng)度恒定的情況。2.4.2恒流驅(qū)動恒流驅(qū)動基本上克服了器件分散性的影響，由于三極管的輸出特性具有恒流的性質(zhì)，所以可采用晶體管驅(qū)動LED，如圖2-5是用三極管進(jìn)行恒流驅(qū)動的原理圖，LED的導(dǎo)通電流與LED本身無關(guān)，取決于外部參數(shù)，其正向電流是：(2.3.1)圖2-5LED恒流驅(qū)動2.4.3脈沖驅(qū)動利用人眼的視覺惰性，采用向LED重復(fù)通斷的方式使其點(diǎn)亮，就是脈沖驅(qū)動方式。脈沖驅(qū)動的主要應(yīng)用有兩個方面：掃描驅(qū)動和占空比驅(qū)動。掃描驅(qū)動的主要目的是節(jié)約驅(qū)動器，簡化電路。采用這種方式時應(yīng)該注意兩個問題:脈沖電流幅值的確定和重復(fù)頻率的選擇。首先，要想獲得與直流驅(qū)動方式相當(dāng)?shù)陌l(fā)光強(qiáng)度，脈沖驅(qū)動電流的平均值I就應(yīng)該與直流驅(qū)動的電流值相同。如圖2-6所示，平均電流Ia是瞬時電流i的時間積分，對于矩形波來說，有如下表達(dá)式(2.3.2)圖2-6LED的脈沖驅(qū)動 (2.3.3)其中ton/T就是占空比的一種描述，為了使脈沖驅(qū)動方式下的平均電流Ia與直流驅(qū)動電流Io相同，就需要使它的脈沖電流幅值滿足：(2.3.4)可見脈沖驅(qū)動時，脈沖電流的幅值應(yīng)該比直流驅(qū)動電流大T/ton倍。其次是脈沖重復(fù)頻率的問題，因?yàn)槿搜垡曈X暫留的特性，脈沖重復(fù)頻率必須高于24HZ，否則會感覺有閃爍現(xiàn)象。該系統(tǒng)采用的掃描驅(qū)動方式，是通過數(shù)字邏輯電路，使若干LED器件輪流導(dǎo)通。LED顯示屏是將發(fā)光燈按行列布置的，在掃描驅(qū)動方式下可以按行掃描，按列控制，也可以按列掃描，按行控制。所謂“掃描”的含義就是指一行一行地循環(huán)接通整行的LED器件，而哪一列的LED器件是否應(yīng)該點(diǎn)亮由所謂的列控制電路來負(fù)責(zé)。LED顯示屏及驅(qū)動電路LED顯示屏屏體LED顯示屏是以發(fā)光二極管為像素，由LED點(diǎn)陣顯示單元拼接而成的，不論是圖形還是文字，都是控制組成這些圖形或文字的各個點(diǎn)所在的位置相對應(yīng)的LED器件發(fā)光。根據(jù)需要設(shè)計好合適的數(shù)據(jù)文件，每個LED發(fā)光器件占據(jù)數(shù)據(jù)中的一位，在需要該LED器件發(fā)光時數(shù)據(jù)中相應(yīng)的位填1，否則填0，這樣依照所需顯示的文字，按顯示屏的各行各列逐點(diǎn)填寫顯示數(shù)據(jù)，就可以得到滿意的顯示效果。LED點(diǎn)陣顯示單元有5X7，7X9，8X8等不同規(guī)格，前兩種主要用于顯示各種西文字符，后一種常用于顯示各種漢字字符，8X8點(diǎn)陣單元的外觀及等效電路圖如圖3-1所示。圖3-18X8點(diǎn)陣顯示單元從圖上可以看出，它的每一列均共享一根列線，每一行共享一根行線。當(dāng)相應(yīng)的列接高電平，行接低電平時，對應(yīng)的發(fā)光二極管將被點(diǎn)亮。本次研究的是由8X8的雙基色LED點(diǎn)陣顯示單元拼接而成的32行X256列的條屏，由128塊點(diǎn)陣顯示單元，按4X32塊的單元板(從廠家購買)方式組成。對LED顯示屏采用的是逐行動態(tài)掃描的工作方式，由峰值較大的按窄脈沖驅(qū)動，逐次不斷地對顯示屏各行進(jìn)行選通，同時又像各列送出表示圖形或文字信息的脈沖信號，反復(fù)循環(huán)，從而顯示各種圖像或文字信息。雙色LED單元板硬件組成及工作原理[4]常見的室內(nèi)雙色LED單元板電路框圖如圖1(a)所示。其中行掃描電路由2片74HC138(3—8譯碼器)構(gòu)成的4—16譯碼器加上多個4953(MOS管)組成的，掃描方式為1／16。上下半屏分別由2組用74HC595串行移位寄存器實(shí)現(xiàn)紅色、綠色顯示數(shù)據(jù)的列輸入，在圖1(a)所示的64×32標(biāo)準(zhǔn)LED單元板中，每組串行移位寄存器中有8個74HC595級聯(lián)，4組共用了32個74HC595。74HC595內(nèi)部電路框圖如圖1(b)所示。所有4組74HC595的控制信號RCK、SCK、EN全部接在一起。74HC595的控制信號和4組串行移位寄存器的輸入以及行掃描控制信號A、B、C、D構(gòu)成整個LED單元板的輸入；74HC595的控制信號經(jīng)驅(qū)動后和4組串行移位寄存器的輸出以及行經(jīng)過驅(qū)動的掃描控制信號A、B、C、D構(gòu)成整個LED單元板的輸出，用于級聯(lián)下一個LED單元板的輸入。雙色LED單元板等效電路框圖如圖1(c)所示。（a）雙色LED單元板電路框圖（b）(c)74HC595串行移位寄存器電路框圖FPGA開發(fā)要點(diǎn)選擇好的系統(tǒng)設(shè)計方案，確定以FPGA為核心的驅(qū)動器設(shè)計，就設(shè)計的過程中了解FPGA開發(fā)相關(guān)基礎(chǔ)知識是十分有幫助和有必要的，F(xiàn)PGA相對MUC不管在國內(nèi)還是國外還是國內(nèi)起步晚了十多年，無論在教學(xué)方面還是普及程度都遠(yuǎn)遠(yuǎn)不及MCU，對于這樣一個陌生的事物，了解可編程邏輯器件的組成、結(jié)構(gòu)及特性之后對其有個感性的認(rèn)識，消除對未知恐懼更容易入門進(jìn)行學(xué)習(xí)。其次可編程邏輯門的基本單元就是與非門，這就要求具備數(shù)字電路基礎(chǔ)知識，通過描述來與硬件結(jié)合起來，選擇優(yōu)秀的描述語言可以大大提供設(shè)計者的開發(fā)效率，其中應(yīng)用最為普片的為VerilogHDL和VHDL，選擇什么語言視設(shè)計者的工作場合、個人喜好和習(xí)慣而定，硬件選擇方面盡可能選擇資源豐富，性價比高的器件，如cycloneⅡ系列，在成本和規(guī)模都比較可觀的，然而在設(shè)計中開發(fā)軟件是設(shè)計者最為關(guān)注的了，一個好的開發(fā)軟件，一個好的開發(fā)軟件能給設(shè)計者節(jié)省寶貴的時間，如quarterⅡ豐富的IP核、NIOS處理器、DSPBuilder、嵌入式邏輯分析儀、仿真工具等，都極大的提高了設(shè)計的的開發(fā)效率并確保系統(tǒng)安全可靠。PLD簡介PLD（ProgrammableLogicDevice）是可編程邏輯器件的縮寫，可編程邏輯器件是一種數(shù)字集成電路的半成品，在其芯片上按一定排列方式集成了大量的門電路和觸發(fā)器等基本邏輯單元，使用者可利用某種開發(fā)工具對其進(jìn)行加工，即按設(shè)計要求將這些片內(nèi)的元件連接起來，此過程就是我們所說的編程。當(dāng)設(shè)計者完成編程過程后，根據(jù)不同PLD器件的特點(diǎn)，共有兩種寫入方式，一種是下載，一種是配置。當(dāng)芯片具有掉電保持功能時，設(shè)計者只需將設(shè)計文件寫入PLD器件中，該器件就能夠永久保存設(shè)計內(nèi)容，這種方式我們稱之為下載。而不具有掉電保持功能的PLD器件，在停止供電后，寫入的信息就會消失，變?yōu)閷懭肭暗目瞻仔酒虼诵枰硗庖粔K芯片（通常為E2PROM）來保存設(shè)計內(nèi)容，并且在每一次系統(tǒng)上電后，該P(yáng)LD器件還要自動讀取E2ROM中的信息，這種方式我們稱之為配置。經(jīng)過編程、下載/配置后，PLD器件就可以按設(shè)計者的要求完成某個邏輯電路或系統(tǒng)的功能，成為一個可在實(shí)際電子系統(tǒng)中使用的專用集成電路（ASIC-ApplicationSpecificIntegrateCircuit）。隨著芯片技術(shù)的不斷提高，PLD器件的種類也越來越多，目前應(yīng)用較為廣泛的PLD主要有CPLD和FPGA兩大類。CPLD（ComplexPLD）是復(fù)雜可編程邏輯器件，F(xiàn)PGA（FieldProgrammableGateArrary）是現(xiàn)場可編程門陣列。CPLD的結(jié)構(gòu)與SPLD（SimplePLD）類似，只不過單個芯片上集成的門數(shù)要遠(yuǎn)遠(yuǎn)大于SPLD,也因此能夠?qū)崿F(xiàn)更大規(guī)模的邏輯功能。Altera的EP2C5T144FPGA(現(xiàn)場可編程門陣列)與CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，F(xiàn)PGA／CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA／CPLD實(shí)際上就是一個子系統(tǒng)部件，這種芯片受到世界范圍內(nèi)電子工程設(shè)計人員的廣泛關(guān)注和普遍歡迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。比較典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的?？梢灾vAltera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。當(dāng)然還有許多其它類型器件，如：Lattice，Vantis，Actel，Quicklogic，Lucent等。分布如圖圖4-1-2FPGACPLD市場分布情況ALTERACycloneⅡEP2C5T144C8N芯片，它具有89個可編引腳，2個PLL,8個時鐘輸入端，8個時鐘網(wǎng)絡(luò)，119808RAMBits,263個9bit乘法器，4608個邏輯單元，TQFP封裝，1.2V,+3.3V供電，價格便宜，目前廣泛使用。FPGA開發(fā)工具全球提供PLD開發(fā)軟件的廠家有進(jìn)百家之多，規(guī)模較大的為Altera和Xilinx公司的開發(fā)軟件，Altera公司提供的QuartusⅡ開發(fā)工具有較多優(yōu)點(diǎn),（1）、內(nèi)部嵌入VHDL、VerilogHDL、AHDL邏輯綜合器，可以檢查定位文本和原理圖設(shè)計中的錯誤，而且可以將VHDL、VerilogHDL、AHDL設(shè)計轉(zhuǎn)換為便于觀察的底層電路，及寄存器傳輸級RTL（RegisterTransportatLevel）。（2）QuartusⅡ包含許多可編程配置的LPM（LibraryofParameterizedModules）功能模塊，如單口RAM、雙口RAM、ROM、FIFO、移位寄存器、硬件乘法器、嵌入式邏輯分析儀、內(nèi)部寄存器在系統(tǒng)編程等，可用于構(gòu)建復(fù)雜、高級的邏輯系統(tǒng)。（3）、QuartusⅡ不僅可以利用第三方綜合工具（如LeonardoSpecreum、SynplifyPro、FPGACompilerⅡ）支持第三方仿真工具（如ModelSim），，而且與MATLAB和DSPBuilder結(jié)合可以進(jìn)行基于FPGA的DPS系統(tǒng)開發(fā)和32位NiosⅡ軟核的嵌入式設(shè)計。要注意的是QuartusⅡ試用版和未注冊的軟件不能生成下載文件，只能用于仿真，不能生成電路。FPGA開發(fā)流程了解利用EDA技術(shù)進(jìn)行可編程器件設(shè)計開發(fā)的流程，對正確選擇可使用開發(fā)軟件、優(yōu)化設(shè)計項(xiàng)目、提高設(shè)計效率十分有益。下圖是圖4-4-1開發(fā)流程圖編輯輸入：首先根據(jù)輸入習(xí)慣將硬件描述語言輸入相應(yīng)的軟件，可以是文本輸入、原理圖輸入、狀態(tài)圖輸入、波形輸入等多種，也可以是它們的混合輸入。綜合：綜合是將由硬件描述語言表述的電路行為轉(zhuǎn)換為地級的、可綜合的邏輯器件結(jié)構(gòu)映射的網(wǎng)表文件或電路連接圖。適配：是為了將綜合器產(chǎn)生的網(wǎng)表文件裝配到指定的目標(biāo)器件上，而產(chǎn)生最終的編程文件。功能仿真與時仿真：仿真是利用EDA工具軟件根據(jù)一定的算法和仿真庫對EDA設(shè)計進(jìn)行模擬，以便驗(yàn)證設(shè)計和排除錯誤。功能仿真是指直接對文本設(shè)計、原理圖設(shè)計及其它的設(shè)計方式的邏輯功能進(jìn)行的模擬測試，以便了解所設(shè)計電路實(shí)際的功能是否合符要求。時序仿真的結(jié)果更為接近真實(shí)器件的運(yùn)行特征，因此仿真文件都必須是針對具體的器件的適配測試結(jié)果，而且仿真的耗時較長。編程下載：把生成的編程文件通過編程器載入目標(biāo)器件，以便進(jìn)行硬件驗(yàn)證和調(diào)試，進(jìn)而完成設(shè)計。VerilogHDL的特點(diǎn)在選擇設(shè)計語言上選擇通用的語言有利于設(shè)計開發(fā)和跟同行進(jìn)行交流，歐美地區(qū)習(xí)慣使用VHDL，而亞太地區(qū)習(xí)慣使用VerilogHDL，相比之下VerilogHDL有如下特點(diǎn)：VerilogHDL語法類似與C語言，對有C變成經(jīng)驗(yàn)的設(shè)計者來說，更容易學(xué)習(xí)和掌握。VerilogHDL允許在同一個電路模型進(jìn)行不同抽象的層次描述。設(shè)計者可以從開關(guān)級、門級、RTL或行為級等各個層次對電路模型進(jìn)行定義絕大多數(shù)的綜合工具都支持VerilogHDL，這一點(diǎn)是VerilogHDL成為設(shè)計者的首選語言的重要原因之一。所以的制造商都提供用于VerilogHDL綜合之后的邏輯仿真元件庫，同因此使用VerilogHDL進(jìn)行設(shè)計，即可以在更廣泛的范圍選擇制造商。編程語言接口（PLI）是Verilog語言的重要特征之一，它使得設(shè)計者都可以通過自己編寫的C代碼來訪問Verilog內(nèi)部的數(shù)據(jù)結(jié)構(gòu)。設(shè)計者可以使用PLI按照自己的需求來配置VerilogHDL仿真器。數(shù)據(jù)的組織方法在第三章中已經(jīng)完成了LE控制在理論上的分析與論述，而數(shù)據(jù)的組織對于LED彩色顯示屏顯示控制系統(tǒng)也是非常關(guān)鍵的技術(shù)之一。從第三章關(guān)于LED顯示屏的工作原理可以看出：與普通CRT顯示器相比，LED顯示屏有一個明顯的特點(diǎn)，即LED顯示屏是一個多掃描線數(shù)字顯示系統(tǒng)。在這種多掃描線工作方式下，顯示數(shù)據(jù)的組織方法是涉及顯示信息提取和數(shù)據(jù)生成、存儲模式、數(shù)據(jù)重構(gòu)、顯示存儲器設(shè)計等諸多環(huán)節(jié)的重要因素，并且對數(shù)據(jù)輸出速率，刷新頻率等系統(tǒng)性能指標(biāo)具有直接影響，因此有必要對LED顯示屏的數(shù)據(jù)組織方法進(jìn)行系統(tǒng)的研究。目前，絕大多數(shù)文獻(xiàn)對LED顯示屏控制技術(shù)的討論主要針對顯示屏控制系統(tǒng)的硬件實(shí)現(xiàn)方案展開分析，而對于顯示數(shù)據(jù)的組織方法這一重要課題卻鮮有提及。因此，本章將從多掃描線的角度對LED顯示屏顯示數(shù)據(jù)的組織方法進(jìn)行探討，以便為顯示屏控制系統(tǒng)的實(shí)現(xiàn)提供更好的支持。顯示數(shù)據(jù)組織的基本原則在組織LED顯示屏的顯示數(shù)據(jù)時，首先要考慮的問題是LED顯示屏顯示時所需的各種效果，如靜態(tài)顯示、畫面移動及灰度顯示等。任何形式的畫面移動都可分解為水平移動和垂直移動兩種基本移動方式，斜線或曲線移動可視為兩種基本移動方式的疊加。由于顯示屏采用單元板串行級聯(lián)的方式構(gòu)成，在屏幕上完成信息的顯示需要經(jīng)過數(shù)據(jù)的串行移位和并行鎖存兩個階段；因此為提高顯示屏的刷新頻率應(yīng)盡量縮短數(shù)據(jù)傳送的時間，同時還要考慮到實(shí)現(xiàn)正確的信息顯示所需的數(shù)據(jù)格式。所以對LED顯示屏而言，無論需要什么樣的顯示效果，為了達(dá)到顯示數(shù)據(jù)輸出速度最快的目的，其數(shù)據(jù)組織都應(yīng)遵循以下基本原則：根據(jù)多掃描線工作方式的特點(diǎn)，顯示數(shù)據(jù)應(yīng)當(dāng)按照單元板串行移位寄存器組的移位先后順序在存儲器中連續(xù)排列，即LED顯示屏每一行的顯示數(shù)據(jù)順序排列在存儲器中；并且在可能的情況下將每一行顯示數(shù)據(jù)排列后形成的數(shù)據(jù)塊也按掃描行的掃描順序連續(xù)排列。下面按照上述原則從靜態(tài)顯示和動態(tài)顯示兩方面對LED顯示屏顯示數(shù)據(jù)的組織方法進(jìn)行分析。靜態(tài)顯示數(shù)據(jù)的組織以圖5．1所示的LED顯示屏為例說明靜態(tài)顯示的數(shù)據(jù)組織方法。圖5．1256×128單色LED顯示屏圖中所示為一個256x128點(diǎn)陣的單色LED顯示屏，由16塊64x32標(biāo)準(zhǔn)單元板構(gòu)成，采用1／16掃描方式，單元板的連接形式為橫向串行級聯(lián)，顯示數(shù)據(jù)從右向左依次串行移入。以屏幕左上角像素點(diǎn)為原點(diǎn)、水平方向自左至右為X軸、垂直方向由上至下為Y軸建立坐標(biāo)系，根據(jù)顯示數(shù)據(jù)連續(xù)排列的原則和靜態(tài)顯示的要求將顯示數(shù)據(jù)在存儲器中排列成如表5-1表5-1-2靜態(tài)數(shù)據(jù)地址宇板位置對應(yīng)關(guān)系第一列L1L2L3第一列L412345678127812345678第一行R11012345678………2324252627282930312323334353637383940………5556575859606162633646566676869707172………878889909192939495……………………15448449450451452453454455456………47147247347447547647747847916480481482483484485486487488………503504505506507508509510511第二行R21512513514515516517518519520………5355365375385395405415425432544545546547548549550551552………5675685695705715725735745753576577578579580581582583584………599600601602603604605606607……………………15960961962963964965966967968………983984985986987988989990991169929939949959969979989991000………101510161017101810191020102110221023第三行R31102410251026102710281029103010311032………1047104810491050105110521053105410552105610571058105910601061106210631064………1079108010811082108310841085108610873108810891090109110921093109410951096………111111121113111411151116111711181119……………………15147214731474147514761477147814791480………14951496149714981499150015011502150316150415051506150715081509151015111512………152715281529153015311532153315341535第四行R41103610371038103910401041104210431044………1059106010611062106310641065106610672106810691070107110721073107410751076………1091109210931094109510961097109810993110011011102110311041105110611071108………112311241125112611271128112911301131……………………15198419851986198719881989199019911992………20072008200920102011201220132014201516201620172018201920202021202220232024………203920402041204220432044204520462047此時屏幕上任何一個像素點(diǎn)唯一地映射到某存儲單元的某一位。如屏幕上原點(diǎn)X=0，Y=0)對應(yīng)于地址為0存儲器的第0位(DO)，行選擇為DCBA=0000(L0)；(X=l，Y=49)點(diǎn)對應(yīng)于地址為257存儲器的第3位(D3)，行選擇為DCBA=0001(L1)；(X--255，Y=127)點(diǎn)對應(yīng)于地址為2047H存儲器的第7位(D7)；行選擇為DCBA=Il11(L15)。LED屏上任意一點(diǎn)對應(yīng)的顯示數(shù)據(jù)取值(“0"或“1")決定于單元板LED模塊的驅(qū)動方式，如果為共陰方式則用“1’’表示點(diǎn)亮，共陽方式則用“O"表示點(diǎn)亮，常見LED單元板的LED從圖3．2和表3．1可以得到靜態(tài)顯示時單色LED顯示屏上任一像素點(diǎn)與顯示數(shù)據(jù)存儲器字節(jié)地址i及位地址J之間的對應(yīng)關(guān)系。設(shè)：顯示屏的寬度Lw=256顯示屏的高度Lh=128兩條掃描線之間的掃描寬度為Sw=16(一條掃描線對應(yīng)于16行)顯示數(shù)據(jù)存儲器字節(jié)地址為i，字節(jié)中的位地址用J表示，j=0，l，?，7，分別對應(yīng)DO，D1，D2…D7此時有以下約束條件成立：i=0，1，?，Lw一1X=0，1，?，Lw一1Y=0，l，?，Lh一1當(dāng)已知i、J計算X、Y時，由于每個數(shù)據(jù)塊的長度為Lw，因此存儲單元地址對Lw取模的結(jié)果為該單元對應(yīng)像素點(diǎn)在數(shù)據(jù)塊內(nèi)的偏移量，即X坐標(biāo)值；而存儲單元的位地址與掃描線具有一一對應(yīng)的關(guān)系，且每條掃描線的掃描寬度為Sw，所以乘積(jXSw)為第J條掃描線對應(yīng)的起始行坐標(biāo)，同時i整除Lw的結(jié)果為第J條掃描線相對于其起始掃描行的行偏移量。由此可以確定以下二式：X號imodLw(3．1)Y=(i／Lw)+j×Sw(3—2)當(dāng)已知X、Y計算i、J時，Y對Sw取模的結(jié)果為該像素點(diǎn)所在的內(nèi)存數(shù)據(jù)塊編號，X為塊內(nèi)偏移量；Y整除Sw為掃描線編號，即位地址。因此：i=(YmodSw)×Lw+X(3．3)j_-Y／Sw、(3-4)按表5．1的形式完成數(shù)據(jù)組織后，如需要顯示一場信息時：首先從L0數(shù)據(jù)塊中順序取出顯示數(shù)據(jù)并行輸出到8組移位寄存器組，當(dāng)該行256列數(shù)據(jù)全部串行傳送到對應(yīng)的列驅(qū)動器之后再鎖存到輸出端完成該行顯示；?依此類推直到L15行，從而完成一屏信息的表態(tài)顯示，算法流程如圖5．3所示。這根線應(yīng)在哪？Y或N不要放在線內(nèi)，而應(yīng)在這。這根線應(yīng)在哪？Y或N不要放在線內(nèi)，而應(yīng)在這。圖5．2靜態(tài)顯示一場算法流程圖在表5．1中，不但每一行顯示數(shù)據(jù)都按列連續(xù)排列，而且按行掃描的數(shù)據(jù)塊也是連續(xù)排列的，因此可以最大限度地保證顯示數(shù)據(jù)的輸出速度。對于雙基色LED顯示屏，組織顯示數(shù)據(jù)時可將紅色掃描線對應(yīng)于DO、D2、D4、D6；而將綠色掃描線對應(yīng)于D1、D3、D5、D7，即用一個字節(jié)中的兩位(DO和D1、D2和D3、D4和D5及D6和D7)表示LED顯示屏上的一個點(diǎn)，其余與單色LED顯示屏完全一致。在控制器并行口數(shù)據(jù)寬度確定的情況下驅(qū)動寬度相等的顯示屏?xí)r，雙基色顯示屏的高度將比單色顯示屏的高度減少一半；而為了實(shí)現(xiàn)8bit級灰度顯示則將不同灰度的8場顯示數(shù)據(jù)塊連續(xù)排列即可。系統(tǒng)整體方案的設(shè)計本章內(nèi)容介紹這個設(shè)計的開發(fā)流程，它每一步是如何生成的，介紹設(shè)計要求說明，闡述行為描述，第４節(jié)介紹各模塊的工作原理和組成原理，并給出源程序本系統(tǒng)設(shè)計流程圖6-1-1系統(tǒng)設(shè)計流程相對傳統(tǒng)的電路設(shè)計而言，使用上圖的設(shè)計流程不需要反復(fù)的制作硬件、只需要在仿真器上進(jìn)行進(jìn)行驗(yàn)證及修改，這大大簡化設(shè)計流程和節(jié)約編程、硬件制作的時間以減小開發(fā)投入，縮短開發(fā)周期。設(shè)計要求說明1.要求所設(shè)計的系統(tǒng)能控制寬512、長256點(diǎn)的LED雙色標(biāo)準(zhǔn)點(diǎn)陣屏。2.系統(tǒng)能顯示字符、圖案，實(shí)現(xiàn)移動。3.能通過計算機(jī)串口發(fā)送數(shù)據(jù)控制顯示內(nèi)容。4.斷開計算機(jī)連接后能顯示預(yù)先存入到FLASH的內(nèi)容。行為級描述行為級描述主要包含以下幾點(diǎn)1．使用計算機(jī)端的取模軟件生成圖像數(shù)據(jù)。2．使用計算機(jī)的串口發(fā)送軟件發(fā)送到FPGA驅(qū)動板。3．FPGA驅(qū)動板上RS232串口接收并存儲到片內(nèi)RAM和片外FLASH。4.點(diǎn)陣基本掃描驅(qū)動循環(huán)讀取讀取RAM的數(shù)據(jù)并傳輸?shù)近c(diǎn)陣屏上。下圖6-1-2是系統(tǒng)完整的執(zhí)行過程圖6-1-2系統(tǒng)完整的執(zhí)行過程每個步驟的詳細(xì)過程如下：各模塊工作原理取模軟件取模軟件使用的是陳新江的PCtoLCD2002程序，使用該軟件是免費(fèi)的，該軟件能方便的把文字，圖像轉(zhuǎn)換為點(diǎn)陣的數(shù)據(jù)，然后可以通過編程或通信的方式送到存儲器。使用起來十分簡便，首先點(diǎn)擊運(yùn)行PCtoLCD2002.exe,在菜單欄點(diǎn)擊“模式”選擇工作模式為“字符模式”，然后點(diǎn)擊菜單欄的“選項(xiàng)”設(shè)計數(shù)據(jù)流方式，設(shè)置好工作模式后就可以在文本輸入框內(nèi)輸入需要的文字如“FPGA點(diǎn)陣”，下一步點(diǎn)擊“生成字?！?，在輸出框就可以得到需要的數(shù)據(jù)了。使用“保存字模”可以將數(shù)據(jù)保存到文本文件中供其它軟件調(diào)用。圖6-4-1陳新江的PctoLCD2002取模軟件串口發(fā)送串口發(fā)送使用的是“銘心軟體”/cmsoft/的“串口發(fā)送助手”，該軟件完全免費(fèi)無任何功能限制。該軟件把數(shù)據(jù)通過計算機(jī)的串口發(fā)送出去，首先點(diǎn)擊運(yùn)行“UartAssist.exe”在串口號中選擇好使用的串口如我使用的“COM3”，下一步設(shè)置波特率如“9600”這要與接收端的一致，校驗(yàn)位、數(shù)據(jù)位、停止位都要與接收端保持一致，發(fā)送區(qū)設(shè)置只需選擇“按十六進(jìn)制發(fā)送”，點(diǎn)擊文件載入選擇上面生成的文本文件，即可把上面生成的數(shù)據(jù)載入到發(fā)送窗口如圖6-2-2-1所示，最后點(diǎn)擊發(fā)送，即可把數(shù)據(jù)通過串口發(fā)送出去。如果使用的是“文件載入”的話，需要對載入文件編輯，刪掉文件名和文件路徑相關(guān)信息，保證發(fā)送數(shù)據(jù)的正確。圖6-2-2-1銘心軟體的串口發(fā)送助手串口接收串口接收是在FPGA內(nèi)部設(shè)計的一個電路模塊，設(shè)計要求與發(fā)送端得參數(shù)保持一致，該系統(tǒng)使用參數(shù)如表6-2-3-1表6-2-3-1串口通信參數(shù)波特率9600校驗(yàn)位NONE數(shù)據(jù)位8停止位1數(shù)據(jù)流十六進(jìn)制具體通信的時序關(guān)系在書本上沒有找到詳細(xì)的講解，我就使用測量工具對計算機(jī)發(fā)送的時序進(jìn)行了細(xì)致的檢測。使用的是泰克TeKtronixTDS1001B-SC對計算機(jī)發(fā)送端TXD檢測，電平采用的是經(jīng)過RS232電平轉(zhuǎn)換而來的TTL電平（及1為高，0為低）圖6-2-3-2為示波器測到的計算機(jī)COM口TXD波形，參數(shù)設(shè)定如表6-2-3-1，發(fā)送的數(shù)以0X55為例。圖6-2-3-2由上圖可以得出在波特率為9600時的每一個位的時間寬度為104微秒（uS）,數(shù)據(jù)的低位在前高位在后，校驗(yàn)位無，停止位1位。通信格式如圖6-2-3-3所示，該異步通信方式不要求收發(fā)雙方時鐘的嚴(yán)格一致，實(shí)現(xiàn)容易，設(shè)備開銷較小，但是有傳輸速度慢、傳輸距離短的弊端。知道了串口異步通信的時序關(guān)系后我們就可以開始進(jìn)行電路設(shè)計了，我們需要設(shè)計一個串口模塊來接收到接收緩沖寄存器，接收完成后寫入RAM。串口接收模塊結(jié)構(gòu)如圖6-3-2-4所示。圖6-3-2-4（串口接收模塊）模塊名為uart_r各端口定義如下端口名稱連接線網(wǎng)屬性意義RX計算機(jī)串口TXD輸入模塊串口數(shù)據(jù)輸入Clk板上時鐘網(wǎng)絡(luò)輸入時鐘dataout[7..0]RAM數(shù)據(jù)端輸出數(shù)據(jù)輸出緩沖寄存器address_w[12..0]RAM寫地址輸出數(shù)據(jù)dataout的地址WrenRAM讀寫控制輸出RAM讀寫控制1為讀，0為寫address_r[12..0]調(diào)試使用輸出調(diào)試使用它們之間的時序關(guān)系如圖6-3-2-5，圖6-3-2-5uart_r的時序關(guān)系上圖6-3-2-5為uart_r模塊經(jīng)過綜合后在片上通過邏輯分析儀SignalTapⅡ監(jiān)測到的的實(shí)際運(yùn)行結(jié)果，使用的最小刻度為1us,對應(yīng)關(guān)系為時間-32——48；接收到數(shù)據(jù)位十六進(jìn)制FFh;在時間47把FFh寫入地址為02655的單元。時間48——128；接收到數(shù)據(jù)位十六進(jìn)制00h;在時間127把00h寫入地址為02656的單元。-29——-21之間檢測到104uS的低電平即起始位，進(jìn)入接收狀態(tài)，把接下來的8個RX接收到的數(shù)據(jù)（及-21——46之間的數(shù)據(jù)）保存到緩沖寄存器中，然后檢測第9個數(shù)據(jù)即停止位（47——48之間）為1，則把緩沖寄存器的數(shù)據(jù)FFh送至輸出緩沖寄存器，接下來寫地址（address_w=2654）增加1(address_w=2655)，wren在時刻47值低電平把接收到的數(shù)據(jù)寫入RAM.Uart_r模塊的流程圖uart_r模塊用Verilog描述如下：//模塊名uart_r//功能：接收串口收到的數(shù)據(jù)，并收到的數(shù)據(jù)寫入寄存器RAM//輸入clk;RX//輸出dataout;address_w,address_r,wren//參數(shù)：clk時鐘50MHz;波特率9600;moduleuart_r(inputwireRX, inputwireclk, outputreg[7:0]dataout, outputreg[12:0]address_w=0, outputregwren=0, outputreg[12:0]address_r );regR;regRX_END;wireq_r;wirems500;regRX_OK=0;reg[7:0]count_R_EN,count_R,temp;/////////////////////////////////接收程序開始//////////////////////////////////////////usuart_r_us0(1,1,clk,q_r); //調(diào)用us模塊1us輸出一次高電平在ns.v文件內(nèi)always@(posedgeq_r)begin if(~RX||R) begin R=1; count_R_EN=count_R_EN+1; //檢測到起始位進(jìn)入臨界態(tài) end if(count_R_EN==13) begin count_R_EN=0; count_R=count_R+1; RX_OK=0; end case(count_R) 4:if(RX)beginR=0;count_R=0;end //消除干擾退出接收態(tài)，進(jìn)入準(zhǔn)備態(tài) elsebeginR=1;RX_OK=0;end 12:if(RX)temp=(8'h00|8'h01);elsetemp=8'h00; 20:if(RX)temp=(temp|8'h02);elsetemp=temp; 28:if(RX)temp=(temp|8'h04);elsetemp=temp; 36:if(RX)temp=(temp|8'h08);elsetemp=temp; 44:if(RX)temp=(temp|8'h10);elsetemp=temp; 52:if(RX)temp=(temp|8'h20);elsetemp=temp; 60:if(RX)temp=(temp|8'h40);elsetemp=temp; 68:if(RX)temp=(temp|8'h80);elsetemp=temp; 75:if(RX)begindataout=temp;RX_OK=1;wren=1;end //檢查停止位 elsebegindataout=8'bz;RX_OK=0;wren=0;end 76:if(RX)begintemp=0;RX_OK=0;wren=0;end 77: beginR=0;count_R=0;end //退出接收態(tài)，進(jìn)入準(zhǔn)備態(tài) default:begintemp=temp;R=R;count_R=count_R;RX_OK=RX_OK;dataout=dataout;wren=1;address_w=address_w;end endcase RX_END=R; //接收完畢提示讀出end////////////////////////////////接收程序結(jié)束///////////////////////////////////////////always@(negedgewren)begin address_r=address_w; address_w=address_w+1;endmsuart_r_ms0(500,1,clk,ms500);endmodule上面的程序通過下載到FPGA的EPCT144C8N實(shí)體上驗(yàn)證無誤.到此串口接收的模塊已經(jīng)完成，下一步就該把數(shù)據(jù)寫入到RAM存儲器。片上RAM存儲器Altera提供了RAM存儲器的軟件和硬件模塊，可以方便的調(diào)用。由于設(shè)計可知需要8096Bit的RAM，如圖6-4-4圖6-4-4-1RAM存儲器該模塊是Altera的altdpram,及DPRAM（雙端口內(nèi)存）各端口定義如下表6-4-4-2：表6-4-4-2altdpram端口定義端口名稱屬性意義data[7..0]輸入寫入的數(shù)據(jù)wraddress[12..0]w輸入寫地址wren輸入1為寫/0為讀rdaddress[12..0]輸入讀地址Clock輸入同步時鐘，兩個時鐘產(chǎn)生一個寫/讀q[7..0]輸出讀出的數(shù)據(jù)數(shù)據(jù)寬度定義為8位，地址寬度為13位及8KB,存儲器保存的數(shù)據(jù)需要數(shù)據(jù)管理器讀取到基本掃描器。圖6-4-4-3altdpram模塊的測試文件上圖6-4-4-3為altdpram模塊在片上通過邏輯分析儀SignalTapⅡ測試結(jié)果，測試過程為先向地址0000、0001、0002、0003、0004、0005分別寫入00h、01h、02h、03h、04h、05h、都地址為0000（時間272至320）。然后再將地址0000、0001、0002、0003、0004、0005的數(shù)據(jù)讀出來（時間320至368）。由上圖6-4-4-3的實(shí)驗(yàn)結(jié)果驗(yàn)證了altdpram模塊的功能正確性。在下一節(jié)詳細(xì)介紹數(shù)據(jù)管理器。RAM數(shù)據(jù)管理器、數(shù)據(jù)分配器RAM存儲的數(shù)據(jù)需要一個健全的管理體制對數(shù)據(jù)進(jìn)行管理、交換和分配.如圖6-4-5-1把data_in數(shù)據(jù)分派到data_jqr1……data_j4g2供給點(diǎn)陣基本驅(qū)動器使用。圖6-4-5-1數(shù)據(jù)管理分配器根據(jù)使用屏的特點(diǎn)（詳見第3章第2節(jié)“雙色LED單元板硬件組成及工作原理”）這里使用自定義的數(shù)據(jù)分配器，由5.2節(jié)靜態(tài)數(shù)據(jù)的組織表中可以看出數(shù)據(jù)的對關(guān)系,如果把模塊第1列第一行的數(shù)據(jù)地址Address_data_j1r1作為基地址的話。則可以得出他們之間的關(guān)系。Address_data_j1r2=Address_data_j1r1+512;Address_data_j2r1=Address_data_j1r1+1024;Address_data_j2r2=Address_data_j1r1+1536;Address_data_j3r1=Address_data_j1r1+2048;Address_data_j3r2=Address_data_j1r1+2560;Address_data_j4r1=Address_data_j1r1+3072;Address_data_j4r2=Address_data_j1r1+3586;Address_data_j1g1=Address_data_j1r1+4096;Address_data_j1g2=Address_data_j1r1+4608;Address_data_j2g1=Address_data_j1r1+5120;Address_data_j2g2=Address_data_j1r1+5632;Address_data_j3g1=Address_data_j1r1+6144;Address_data_j3g2=AAddress_data_j4g1=Address_data_j1r1+7168;Address_data_j4g2=Address_data_j1r1+7680;模塊verilog文本描述如下moduledata_get(clk,data_in,address_in,address_out, data_j1r1,data_j1r2,data_j1g1,data_j1g2, data_j2r1,data_j2r2,data_j2g1,data_j2g2, data_j3r1,data_j3r2,data_j3g1,data_j3g2, data_j4r1,data_j4r2,data_j4g1,data_j4g2);inputclk;input[7:0]data_in;input[12:0]address_in;outputreg[12:0]address_out;outputreg[7:0]data_j1r1,data_j1r2,data_j1g1,data_j1g2;outputreg[7:0]data_j2r1,data_j2r2,data_j2g1,data_j2g2;outputreg[7:0]data_j3r1,data_j3r2,data_j3g1,data_j3g2;outputreg[7:0]data_j4r1,data_j4r2,data_j4g1,data_j4g2;///////////////reg[7:0]count;always@(posedgeclk)begin case(count) 0: address_out=address_in; 1: address_out=address_in; 3: address_out=address_in; 4: address_out=address_in; 5: address_out=address_in; 6:begin address_out=address_in;data_j1r1=data_in;end//J1R1 7: address_out=address_in; 8: address_out=address_in; 9: address_out=address_in; 10: address_out=address_in+512; 11: address_out=address_in+512; 12: address_out=address_in+512; 13: address_out=address_in+512; 14: address_out=address_in+512; 15:begin address_out=address_in+512;data_j1r2=data_in;end//J1R2 16: address_out=address_in+512; 17: address_out=address_in+512; 18: address_out=address_in+512; /////////////////////////////////////////////////////////////// 19: address_out=address_in+1024; 20: address_out=address_in+1024; 21: address_out=address_in+1024; 22: address_out=address_in+1024; 23: address_out=address_in+1024; 24:begin address_out=address_in+1024;data_j2r1=data_in;end//J2R1 25: address_out=address_in+1024; 26: address_out=address_in+1024; 27: address_out=address_in+1024; 28: address_out=address_in+1536; 29: address_out=address_in+1536; 30: address_out=address_in+1536; 31: address_out=address_in+1536; 32: address_out=address_in+1536; 33:begin address_out=address_in+1536;data_j2r2=data_in;end//J2R1 34: address_out=address_in+1536; 35: address_out=address_in+1536; 36: address_out=address_in+1536; //////////////////////////////////////////////////////////// 37: address_out=address_in+2048; 38: address_out=address_in+2048; 39: address_out=address_in+2048; 40: address_out=address_in+2048; 41: address_out=address_in+2048; 42:begin address_out=address_in+2048;data_j3r1=data_in;end//J3R1 43: address_out=address_in+2048; 44: address_out=address_in+2048; 45: address_out=address_in+2048; 46: address_out=address_in+2560; 47: address_out=address_in+2560; 48: address_out=address_in+2560; 49: address_out=address_in+2560; 50: address_out=address_in+2560; 51:begin address_out=address_in+2560;data_j3r2=data_in;end//J3R1 52: address_out=address_in+2560; 53: address_out=address_in+2560; 54: address_out=address_in+2560; //////////////////////////////////////////////////////////// 55: address_out=address_in+3072; 56: address_out=address_in+3072; 57: address_out=address_in+3072; 58: address_out=address_in+3072; 59: address_out=address_in+3072; 60:begin address_out=address_in+3072;data_j4r1=data_in;end//J4R1 61: address_out=address_in+3072; 62: address_out=address_in+3072; 62: address_out=address_in+3072; 64: address_out=address_in+3584; 65: address_out=address_in+3584; 66: address_out=address_in+3584; 67: address_out=address_in+3584; 68: address_out=address_in+35