硬件描述語言第01講

硬件描述語言及器件

教材：侯伯亨，劉凱，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計.

10/11學年第1學期主講教師：張會新辦公地點：主樓1217電話：138346469122010-09~2010.12教學安排第1講：VHDL概述及其開發(fā)環(huán)境;VHDL語言程序框架第2講：VHDL的基本元素第3講：VHDL的進程第4講：其它并行語句第5講：VHDL的順序描述語句第6講：VHDL實例剖析第7講：計數(shù)器和狀態(tài)機第8講：不同風格的狀態(tài)機2010-09~2010.12第1講：VHDL概述及其開發(fā)環(huán)境1硬件描述語言的概念、地位、用途、優(yōu)點2VHDL代碼如何變成電路3VHDL程序框架（實體＋結(jié)構(gòu)）4MAX＋plusII快速入門2010-09~2010.121硬件描述語言的概念、地位、用途、優(yōu)點概念：VHDL是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionsLanguage的縮寫，即超高速集成電路的硬件描述語言。VHDL語言能夠描述硬件電路的結(jié)構(gòu)、行為與功能。2010-09~2010.12硬件描述語言描述是可編程器件設(shè)計的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在在PLD的設(shè)計過程中廣泛使用，并且有更加普遍的趨勢。2010-09~2010.12常用的硬件描述語言有ABEL,VHDL語言等，其中ABEL是一種簡單的硬件描述語言，其支持布爾方程、真值表、狀態(tài)機等邏輯描述，適用于計數(shù)器、譯碼器、運算電路、比較器等邏輯功能的描述；2010-09~2010.12歷史：隨著大規(guī)模專用集成電路ASIC(Application-specificIC)的開發(fā)和研制，為了提高開發(fā)的效率，增加已有成果的可繼承性，各ASIC研制和生產(chǎn)廠家相繼開發(fā)了用于各自目的的硬件描述語言。其中最有代表性的是美國國防部開發(fā)的VHDL語言。2010-09~2010.12主要PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級產(chǎn)品2010-09~2010.12Viewlogic公司開發(fā)的VerilogHDL以及ALTERA公司開發(fā)的AHDL語言。VHDL硬件描述語言在1987年被接納為IEEE1076標準，并且在1993年進行了擴展，修訂為新的VHDL語言標準IEEE1164，1996年，IEEE1076.3成為VHDL的綜合標準。1995年，中國國家技術(shù)監(jiān)督局發(fā)布的《CAD通用技術(shù)規(guī)范》中也明確推薦采用VHDL作為我國電子設(shè)計自動化硬件描述語言的國家標準。2010-09~2010.12VHDL語言是一種行為描述語言，其編程結(jié)構(gòu)類似于計算機中的C語言，在描述復雜邏輯設(shè)計時，非常簡潔，具有很強的邏輯描述和仿真能力，是未來硬件設(shè)計語言的主流。2010-09~2010.12

VHDL語言設(shè)計硬件電路的優(yōu)點1）設(shè)計技術(shù)齊全，方法靈活，支持廣泛2）系統(tǒng)硬件描述能力強3）硬件描述語言VHDL可以與工藝無關(guān)地進行編程4）語言標準、規(guī)范，易于共享和復用5）可以仿真驗證及優(yōu)化2010-09~2010.12VHDL硬件描述語言與計算機軟件語言的比較1）VHDL中的硬件相關(guān)結(jié)構(gòu)2）VHDL的并發(fā)性3）VHDL與C++等高級語言比較2010-09~2010.12

1、VHDL打破軟、硬件的界限傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計分為：硬件設(shè)計（硬件設(shè)計人員）軟件設(shè)計（軟件設(shè)計人員）

VHDL是電子系統(tǒng)設(shè)計者和EDA工具之間的界面。EDA工具及HDL的流行，使電子系統(tǒng)向集

成化、大規(guī)模和高速度等方向發(fā)展。美國硅谷約有80%的

ASIC和

FPGA/CPLD已采用HDL進行設(shè)計。2010-09~2010.122、VHDL與C、C++的比較：

C、C++代替匯編等語言

VHDL代替原理圖、邏輯狀態(tài)圖等3、VHDL與電原理圖描述的比較：VHDL具有較強的抽象描述能力，可進行系統(tǒng)行為級別的描述。描述簡潔，效率高。

VHDL描述與實現(xiàn)工藝無關(guān)。電原理圖描述需給出完整、具體的電路結(jié)構(gòu)圖，不能進行抽象描述。描述繁雜，效率低。電原理圖描述與實現(xiàn)工藝有關(guān)。2010-09~2010.122VHDL代碼如何變成電路代碼是干什么用的？腳本，與編輯器無關(guān)，與語言無關(guān)可編程邏輯器件的結(jié)構(gòu)門電路陣列，可以采用一定方法使門組裝成不同功能的電路數(shù)字電路中中小規(guī)模器件如何實現(xiàn)？（編碼器（74LS148）譯碼器（74LS154）比較器（74LS85）計數(shù)器（74LS193）等CPLD和FPGA：基于與或陣列結(jié)構(gòu)的器件－－陣列型（PROM，EEPROM，PAL，GAL，CPLD，CPLD的代表芯片：Altera的MAX系列）基于門陣列結(jié)構(gòu)的器件－－單元型（FPGA）2010-09~2010.12邏輯器件：用來實現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎(chǔ)上可實現(xiàn)復雜的時序和組合邏輯功能。2010-09~2010.122010-09~2010.122010-09~2010.12可編程邏輯器件（PLD－－ProgrammableLogicDevice）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進行改變，即由編程的方法來確定器件的邏輯功能。2010-09~2010.122010-09~2010.12CPLD和FPGA比較CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable程序存儲內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密2010-09~2010.12把代碼轉(zhuǎn)換為邏輯映像綜合和優(yōu)化優(yōu)化：將邏輯化簡，去除冗余項，減少設(shè)計所耗用的資源綜合：將模塊化層次化設(shè)計的多個文件合并為一個網(wǎng)表，使設(shè)計層次平面化映射把設(shè)計分為多個適合特定器件內(nèi)部邏輯資源實現(xiàn)的邏輯小塊的形式布局與布線將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接生成編程文件生成可供器件編程使用的數(shù)據(jù)文件2010-09~2010.12通過電腦下載到器件2010-09~2010.12PLD芯片編程接口在線可編程示意圖2010-09~2010.12廠家提供編程電纜，如Altera叫Byteblaster，電纜一端裝在計算機的并行打印口上，另一端接在PCB板上的一個十芯插頭，PLD芯片有四個管腳（編程腳）與插頭相連。它向系統(tǒng)板上的器件提供配置或編程數(shù)據(jù)，這就是所謂的在線可編程（ISP，如圖3）。Byteblaster使用戶能夠獨立地配置PLD器件，而不需要編程器或任何其它編程硬件。2010-09~2010.12編程電纜可以向代理商購買，也可以根據(jù)廠家提供的編程電纜的原理圖自己制作，成本僅需一，二十元。（參見數(shù)據(jù)手冊）早期的PLD是不支持ISP的，它們需要用編程器燒寫。目前的PLD都可以用ISP在線編程，這種PLD可以加密，并且很難解密。2010-09~2010.12代碼與電路代碼對應(yīng)于邏輯邏輯與器件結(jié)合產(chǎn)生功能電路代碼的重復代表電路的重復電路是并行的，所以代碼一定是并行的邏輯的繁簡對應(yīng)代碼的繁簡2010-09~2010.123VHDL程序框架（實體＋結(jié)構(gòu)）VHDL的程序至少由實體(entity)和結(jié)構(gòu)體(architecture)兩部分組成實體的作用、結(jié)構(gòu)體的作用entityadder1is port(

a:inbit;

b:inbit;

s:outbit;

co:outbit );endadder1;--以上是半加器的實體說明architectureadder1_archofadder1isbegin s<=axorb; co<=aandb;endadder1_arch;--以上是半加器的結(jié)構(gòu)體定義2010-09~2010.12VHDL工程的模塊化特性2010-09~2010.124MAX＋plusII快速入門軟件的安裝源代碼編輯代碼編譯注意1：指向當前工程，文件名與工程名要一致。注意2：要選擇器件，分配引腳。注意3：任何“警告”都不能忽略。注意4：保存路徑名不能存在中文。代碼仿真下載2010-09~2010.12STEP1：建立工作庫文件夾STEP2：輸入設(shè)計項目原理圖/VHDL文本代碼STEP3：存盤，注意原理圖/文本取名STEP4：將設(shè)計項目設(shè)置成ProjectSTEP5：選擇目標器件STEP11：硬件測試STEP9：引腳鎖定并編譯STEP8：仿真測試和波形分析STEP7：建立仿真波形文件STEP6：啟動編譯STEP10：編程下載/配置VHDL文本輸入設(shè)計流程

2010-09~2010.125.4VHDL文本輸入設(shè)計方法初步為設(shè)計全加器新建一個文件夾作工作庫文件夾名取為My_prjct注意，不可用中文！2010-09~2010.12編輯輸入并保存VHDL源文件新建一個設(shè)計文件使用文本輸入方法設(shè)計，必須選擇打開文本編輯器2010-09~2010.12在文本編輯窗中輸入VHDL文件并存盤文本編輯窗用鍵盤輸入設(shè)計文件：多路選擇器存盤文件名必須取為：mux21a.vhd注意，要存在自己建立的文件夾中2010-09~2010.12文件存盤后，關(guān)鍵詞將改變顏色！否則文件名一定有錯！2010-09~2010.12設(shè)定當前文件為工程首先點擊這里然后選擇此項，將當前的原理圖設(shè)計文件設(shè)置成工程最后注意此路徑指向的改變2010-09~2010.12注意，此路徑指向當前的工程！2010-09~2010.12首先選擇這里器件系列選擇窗，選擇ACEX1K系列根據(jù)實驗板上的目標器件型號選擇，如選EP1K30注意，首先消去這里的勾，以便使所有速度級別的器件都能顯示出來2010-09~2010.12選擇編譯器編譯窗2010-09~2010.12選擇VHDL文本編譯版本號和排錯設(shè)定VHDL編譯版本號選擇此項選擇VHDL1993項2010-09~2010.12編譯出錯！2010-09~2010.12選擇VHDL文本編譯版本號和排錯圖5-16確定設(shè)計文件中的錯誤打開錯誤提示窗2010-09~2010.12錯誤所在錯誤所在2010-09~2010.12改正錯誤2010-09~2010.12完成編譯！2010-09~2010.12首先選擇此項，為仿真測試新建一個文件時序仿真選擇波形編輯器文件2010-09~2010.12從SNF文件中輸入設(shè)計文件的信號節(jié)點點擊“LIST”2010-09~2010.12SNF文件中的信號節(jié)點用此鍵選擇左窗中需要的信號進入右窗最后點擊“OK”2010-09~2010.12消去這里的勾，以便方便設(shè)置輸入電平在Options菜單中消去網(wǎng)格對齊SnaptoGrid的選擇(消去對勾)2010-09~2010.12選擇ENDTIME調(diào)整仿真時間區(qū)域。選擇65微秒比較合適2010-09~2010.12用此鍵改變仿真區(qū)域坐標到合適位置。點擊‘1’，使拖黑的電平為高電平先點擊‘b’，將其點為黑色然后先點擊此處將彈出時鐘周期設(shè)置窗設(shè)置輸入信號‘b’的周期為800ns2010-09~2010.12設(shè)置輸入信號‘a(chǎn)’的周期為2us2010-09~2010.12仿真波形文件存盤！2010-09~2010.12選擇仿真器運行仿真器2010-0