EDA期末復(fù)習(xí)題試題_第1頁
EDA期末復(fù)習(xí)題試題_第2頁
EDA期末復(fù)習(xí)題試題_第3頁
全文預(yù)覽已結(jié)束

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡介

2、在VHDL中主要有哪三種重載現(xiàn)象參數(shù)類型的重載；參數(shù)數(shù)目的重載；函數(shù)返回類型的3、簡單可編程邏輯器件的主要有PROM、PLA、PAL、GAL4、CPLD內(nèi)部含有多個(gè)邏輯單元塊，每個(gè)邏輯單元塊相當(dāng)于一個(gè)GAL器件:5、在設(shè)計(jì)中，常常采用的設(shè)計(jì)方法有直接設(shè)計(jì)方法、自頂向下和自底向上的設(shè)計(jì)方法。7、一個(gè)完整的VHDL程序包括庫、程序包、實(shí)體、結(jié)構(gòu)體和配置五個(gè)部分?？删幊袒蜿嚵?、輸出電路10、FPGA的一般采用“查找表”結(jié)構(gòu)。13、CPLD的中文含義是復(fù)雜可編程邏輯器件。14、復(fù)雜可編程邏輯器件的主要有CPLD和FPGA。15、FPGA的中文含義是現(xiàn)場(chǎng)可編程門陣列。路和一個(gè)SRAM結(jié)構(gòu)的配置存儲(chǔ)單元組成。19.LAB：邏輯陣列塊（2）變量值可以送給信號(hào)，信號(hào)值不能送給變量。（3）信號(hào)是全局量，變量是局部量。答：VHDL語言在結(jié)構(gòu)上一般分為實(shí)體（ENTITY）與結(jié)構(gòu)體（ARCHITECTURE）兩大部外部驅(qū)動(dòng)，而是從反饋得到。26.進(jìn)程如何激活，敏感信號(hào)有何要求（注意事項(xiàng)）答：當(dāng)一個(gè)進(jìn)程的敏感信號(hào)值發(fā)生變化時(shí)，該進(jìn)程被激活?；虍?dāng)無敏感信號(hào)列表時(shí)，可通過滿足條件的WAIT語句來啟動(dòng)進(jìn)程語句進(jìn)程的敏感信號(hào)A：是該進(jìn)程描述的模塊的輸入信號(hào)。B：使用了敏感信號(hào)表的進(jìn)程中不能含有任何等待語句。28、什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？什么是基于查找表的可編程邏輯結(jié)構(gòu)？PAL（可編程陣列邏輯）器件構(gòu)成。系列器件主要由邏輯陣列塊LAB、嵌入式存儲(chǔ)器塊（EAB）、I/O單元、嵌入式硬件乘法器功能；C、回答部分部分問題，所以一定看懂程序每一句意思，弄清程序功能）2、參考第三、五、九、十章及實(shí)驗(yàn)程序三、編程題利用學(xué)過的語法進(jìn)行編程。四、

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

評(píng)論

0/150

提交評(píng)論