數(shù)電組合邏輯電路練習(xí)題

數(shù)字電子技術(shù)自測練習(xí)第3章組合邏輯電路

單項(xiàng)選擇題

填空題1數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題1、組合邏輯電路在結(jié)構(gòu)上

()。

由門構(gòu)成且無反饋

A√由門構(gòu)成可以有反饋

B×含有記憶元件

C×以上均正確

D×分析提示

根據(jù)組合邏輯電路任一時刻的輸出信號，僅取決于該時刻的輸入信號，而與輸入信號作用前電路所處的狀態(tài)無關(guān)的功能特點(diǎn)，在結(jié)構(gòu)上僅由門構(gòu)成且沒有反饋。

2數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題2、下列對組合邏輯電路特點(diǎn)的敘述中，錯誤的是

()。

×

A電路中不存在輸出端到輸入端的反饋通路√B電路主要由各種門組合而成，還包含存儲信息的記憶元件×

C電路的輸入狀態(tài)確定后，輸出狀態(tài)便唯一地確定下來×

D電路的輸出狀態(tài)不影響輸入狀態(tài)，電路的歷史狀態(tài)不影響輸出狀態(tài)分析提示

組合邏輯電路在結(jié)構(gòu)上，僅由門構(gòu)成，沒有反饋，沒有存儲元件。

因而在邏輯功能上，當(dāng)時的輸入信號決定著當(dāng)時的輸出信號。

3數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題3、下列器件中，實(shí)現(xiàn)邏輯加法運(yùn)算的是()。半加器A×全加器

B×加法器

C×或門

D√分析提示

半加器、全加器、加法器等電路，是實(shí)現(xiàn)算術(shù)加法運(yùn)算而不是實(shí)現(xiàn)邏輯加法運(yùn)算?；蜷T電路不是實(shí)現(xiàn)邏輯加法運(yùn)算。4數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題4、可以有多個輸入信號同時有效的編碼器是()。

二進(jìn)制編碼器

A×

二─十進(jìn)制編碼器

B×

優(yōu)先編碼器

C√

8421BCD碼編碼器

D×分析提示

二進(jìn)制編碼器、二─十進(jìn)制編碼器（

8421BCD碼編碼器是二─十進(jìn)制編碼器的一種），其輸入量有約束，任一時刻只允許一個輸入信號有效，只對有效的一個輸入信號進(jìn)行編碼。即限制輸入方式保證任一時刻只對一個輸入信號進(jìn)行編碼。優(yōu)先編碼器，輸入量無約束，允許同一時刻有多個輸入信號有效，但只對其中一個優(yōu)先級別高的輸入信號進(jìn)行編碼。即電路能選擇一個輸入信號進(jìn)行編碼。5數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題5、3線─8線譯碼器74LS138，當(dāng)控制端使其處于不譯碼狀態(tài)時，各輸出端的狀態(tài)為()。

全為0狀態(tài)

A×全為1狀態(tài)

B√為0為1狀態(tài)都有

C×以上均不對D×分析提示

74LS138是0輸出有效的3線─8線譯碼器，處于不譯碼狀態(tài)時各輸出端應(yīng)無輸出，即為全為1狀態(tài)

。6數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題6、下列不是3線─8線譯碼器74LS138輸出端狀態(tài)的是()。

01011100

A√

10111111B×

11111111

C×

11111110

D×分析提示譯碼工作時，74LS138是0輸出有效的3線─8線譯碼器，每輸入一組代碼，8個輸出端只有1個輸出端為0，其他輸出端為1；處于不譯碼狀態(tài)時各輸出端全為1。7數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題7、n位代碼輸入的二進(jìn)制譯碼器，每輸入一組代碼時，有輸出信號的輸出端個數(shù)為

()。

1個

A√

2個B×

n個

C×

2n

個

D×分析提示

二進(jìn)制譯碼器工作時，將所輸入的一組代碼翻譯成唯一的一個十進(jìn)制數(shù)。因此，每輸入一組代碼僅1個輸出端有輸出信號。8數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題8、0輸出有效的

3線─8線譯碼器74LS138，若使輸出

Y3

=0，則輸入量A2A1A0

應(yīng)為

()。

000

A×

110

B×

011

C√

100

D×分析提示

74LS138譯碼器，處于譯碼工作狀態(tài)時，每個輸出是以輸入

A2、A1、A0為變量構(gòu)成的最小項(xiàng)再取反，即。若使，則要求，即要求輸入量A2A1A0的取值為011。9數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題9、4位二進(jìn)制譯碼器

，其輸出端個數(shù)為()。4個A×

16個B√

8個

C×

10個D×分析提示二進(jìn)制譯碼器，工作時將輸入變量的全部取值組合都翻譯成十進(jìn)制數(shù)。

4位二進(jìn)制譯碼器，有4個輸入變量，應(yīng)譯成24=16個十進(jìn)制數(shù)，即有16個輸出端。10數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題10、集成4位二進(jìn)制數(shù)據(jù)比較器為最低位芯片時

，級聯(lián)輸入端（擴(kuò)展端）的接法是()。(a>b)=0,(a=b)=0,(a<b)=0A××(a>b)=1,(a=b)=0,(a<b)=0B√(a>b)=0,(a=b)=1,(a<b)=0

C×(a>b)=Ⅹ,(a=b)=Ⅹ,(a<b)=Ⅹ

D分析提示集成4位二進(jìn)制數(shù)據(jù)比較器的輸出是由比較輸入、級聯(lián)輸入（擴(kuò)展輸入）共同決定的，級聯(lián)輸入是更低位的比較結(jié)果（不是數(shù)本身）。比較時，高位能確定出大小關(guān)系則不看低位，高位相等時由低位決定比較結(jié)果。因此，比較器為最低位芯片時級聯(lián)輸入端（擴(kuò)展端）的接法是：

(a>b)=0,(a=b)=1,(a<b)=0

11數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題11、4選1數(shù)據(jù)選擇器，地址輸入量為A1、A0，數(shù)據(jù)輸入量為D3、D2、

D1、D0,若使輸出Y=D2，則應(yīng)使地址輸入A1A0=()。

00

A×

01

B×

10

C√

11

D×分析提示

4選1數(shù)據(jù)選擇器處于工作狀態(tài)時輸出邏輯表達(dá)式為：可知，若使，要求。12數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題12、

如圖所示的組合邏輯電路，所實(shí)現(xiàn)的邏輯功能為()。與非門A×或非門

B×異或門

C×同或門

D√A≥1≥1≥1≥1BF分析提示

由邏輯圖寫出邏輯表達(dá)式再簡化變形：輸出、輸入為同或邏輯關(guān)系。13數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題13、由3線—8線譯碼器芯片74LS138構(gòu)成的電路如圖所示，其輸出表達(dá)式為()。

B

√

A×

C×

D×分析提示

由邏輯圖寫出邏輯表達(dá)式：

14數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題14、圖示為用3線─8線譯碼器74LS138構(gòu)成的4路數(shù)據(jù)分配器，在地址A1、A0的控制下可將數(shù)據(jù)D分配到F0~F3不同的輸出端。當(dāng)F0

=D時，A1A0應(yīng)為()。

00

A√

01B×

10

C×

11

D×Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0

S1S2S374LS138F0

F1F2

F3A1A0D

1

分析提示

輸出F0的表達(dá)式為：若使F0=D，A1A0應(yīng)為00。15數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題15、圖示為用4位加法器構(gòu)成的8421BCD碼監(jiān)視器，當(dāng)輸入的代碼A3A2A1A0為偽碼1010~1111時，其輸出F

=()。0

A×

1

B√

ⅩC×

無輸出D×A3A2A1A0B3B2B1B074LS283A3A2A1A00110S3S2S1S0COCIF分析提示

A3A2A1A0為偽碼1010~1111時，分別和0110進(jìn)行算術(shù)加法運(yùn)算，使進(jìn)位輸出CO=1,即

F=1。1616、一組合邏輯電路的輸出邏輯表達(dá)式為

該電路是()。F1

=A

B

C

⊕⊕F2

=AB+AC+BC，

一位半加器

A×一位全加器

B×一位全減器

C√

以上均不對

D×分析提示

列出給定函數(shù)的真值表：真值表ABCF1F20000000111010110110110010101001100011111由真值表中變量和函數(shù)的取值規(guī)律可知，該電路為一位全減器，F(xiàn)1為本位差數(shù)、

F2為向高位的借位數(shù)。數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題17

C×

B√數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題17、由4選1數(shù)據(jù)選擇器構(gòu)成的電路如圖所示，其最簡與或表達(dá)式為()。×

A

D×A1A0D3D2D1D0Y

F

A

B1

C

1

C

4─1MUX

S分析提示

由邏輯圖寫出輸出邏輯表達(dá)式，再進(jìn)行簡化：18數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題18、用下列器件分別設(shè)計(jì)組合邏輯電路時，需要進(jìn)行函數(shù)化簡的是

()。門電路

A√譯碼器

B×數(shù)據(jù)選擇器

C×加法器

D×分析提示

用門電路設(shè)計(jì)組合邏輯電路，所用器件的數(shù)量與函數(shù)式的繁簡程度有關(guān)，函數(shù)式越簡單，所用器件數(shù)量越少。用譯碼器

、數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路，只需將函數(shù)是轉(zhuǎn)換成與所用器件的邏輯函數(shù)一致的形式。加法器一般只適合于輸出和輸入相差一個常數(shù)的邏輯問題的設(shè)計(jì)。19數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題19、某邏輯函數(shù)的最簡表達(dá)式為，在只提供原變量的條件下，按照該表達(dá)式實(shí)現(xiàn)的電路共需要的門電路為()。F

=AB+AB

3種類型5個A√

3種類型4個B×

2種類型4個

C×

2種類型3個

D×分析提示

實(shí)現(xiàn)邏輯非運(yùn)算及，需用2個非門；共需3種類型、5個門。實(shí)現(xiàn)邏輯與運(yùn)算及，需用2個與門；實(shí)現(xiàn)邏輯或運(yùn)算，需用1個或門。20數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題20、某邏輯函數(shù)的最簡表達(dá)式為，在只提供原變量的條件下，若用與非門來實(shí)現(xiàn)，則共需要雙輸入端與非門電路的個數(shù)為()。F

=AB+AB5個A×

4個B√

3個

C×

2個D×分析提示

將給定邏輯函數(shù)式變形：共需4個雙輸入端與非門。21數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題21、用異或門實(shí)現(xiàn)邏輯函數(shù)

當(dāng)只提供原變量時所用異或門得最少數(shù)量為

()。F

=A

B

C

⊕⊕，

1個

A×

2個

B×

3個

C√

4個

D×分析提示

異或門只有2個輸入端。將給定邏輯函數(shù)式變形：共需3個異或門。22數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題22、在設(shè)計(jì)8421BCD碼的譯碼器時，可以做為無關(guān)項(xiàng)在設(shè)計(jì)中加以利用的偽碼為0000~1111中16種狀態(tài)的()。

前6個A×后6個B√前3個和后3個

C×中間6個D×分析提示

8421BCD碼的取值范圍為0000~1001，是0000~1111中的前10個狀態(tài)。

因此，0000~1111中的后6個狀態(tài)為偽碼。23數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題23、4選1數(shù)據(jù)選擇器的地址輸入為A1、

A0，數(shù)據(jù)輸入為D0、D1、D2、D3，若用他實(shí)現(xiàn)邏輯函數(shù)F=A+B，且A、B作地址輸入量，則要求數(shù)據(jù)輸入端D0D1D2D3為()。

0111A√0001B×

1111

C×

ⅩⅩⅩⅩD×分析提示

將給定邏輯函數(shù)式變換成標(biāo)準(zhǔn)與或式，再變換成和數(shù)據(jù)選擇器表達(dá)式一致的形式：可確定出：，，，。24數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題24、下列中規(guī)模組合邏輯器件中，能夠?qū)⒉⑿袛?shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)的是

()。數(shù)據(jù)比較器A×加法器

B×譯碼器

C×數(shù)據(jù)選擇器

D√分析提示

數(shù)據(jù)選擇器具有在地址輸入量的控制下，從多個輸入數(shù)據(jù)中選擇一個做輸出的功能。

當(dāng)按時序依次選擇一個輸入數(shù)據(jù)做輸出時，即可實(shí)現(xiàn)將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。25數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題25、若用4選1數(shù)據(jù)選擇器通過兩級選擇方式構(gòu)成16選1數(shù)據(jù)選擇器，所用4選1數(shù)據(jù)選擇器的個數(shù)為()。

4個A×

5個B√

8個

C×

16個D×分析提示

16選1數(shù)據(jù)選擇器有16個數(shù)據(jù)輸入端，用4個4選1數(shù)據(jù)選擇器構(gòu)成有16個數(shù)據(jù)輸入端的第一級，再用1個4選1數(shù)據(jù)選擇器構(gòu)成對前4個數(shù)據(jù)選擇器的輸出進(jìn)行選擇的第二級。共用5個4選1數(shù)據(jù)選擇器。26數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題26、集成4位二進(jìn)制數(shù)據(jù)比較器的比較輸入為A3A2A1A0、B3B2B1B0，級聯(lián)輸入端（擴(kuò)展端）接成

(a>b)=0、(a=b)=1、(a<b)=0，當(dāng)用于比較2個三位二進(jìn)制數(shù)A2A1A0、B2B1B0的大小、相等關(guān)系時，應(yīng)使比較器的A3、B3為()。

A3=B3=0

A×

A3=B3=1

B×

A3=B3=Ⅹ

C√

A3=Ⅹ，B3=Ⅹ

D×分析提示

級聯(lián)輸入端（擴(kuò)展端）接成

(a>b)=0、(a=b)=1、(a<b)=0時，比較結(jié)果由比較輸入端決定，比較方式是：高位相等時由低位決定比較結(jié)果。27數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題27、下列函數(shù)中，不存在競爭冒險的是()。

A√

B

×

C×

D×分析提示

無論B、C如何取值，都不出現(xiàn)或。當(dāng)A=1、B=0

時，0

型冒險。當(dāng)A=0、C=0

時，0

型冒險。當(dāng)A=0、B=0

時，0

型冒險。28數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題28、下列函數(shù)中，存在競爭冒險的是()。

A×

B

×

C×

D全部√分析提示

當(dāng)A=0、C=1時，0

型冒險。當(dāng)A=0、C=0

時，0

型冒險。當(dāng)A=1、C=0

時，0

型冒險。29數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題29、當(dāng)B=C=1時，函數(shù)式存在()。

F

=AB+AC

0型冒險

A√

1型冒險B×0型1型冒險都有

C×無競爭冒險D×分析提示

存在0

型冒險。當(dāng)B=C=1

時,函數(shù)式30數(shù)字電子技術(shù)第3章組合邏輯電路單項(xiàng)選擇題30、中規(guī)模集成組合邏輯電路，其不使用輸出端的接法是()。

接地

A×

接電源

B×懸空

C√

接高電平

D×分析提示輸出端可對外輸出高、低電平信號，若將其接地、接電源、接高電平，將會損壞輸出端。

因此，不使用的輸出端應(yīng)將其懸空，即什么都不接。31數(shù)字電子技術(shù)第3章組合邏輯電路填空題1、若一個邏輯電路，其任一時刻的輸出信號僅取決于該時刻取值的組合，而與電路以前的無關(guān)，則該邏輯電路稱為組合邏輯電路。參考答案

輸入信號狀態(tài)分析提示

組合邏輯電路在結(jié)構(gòu)上，僅由門構(gòu)成，沒有反饋，沒有存儲元件。

因而在邏輯功能上，當(dāng)時的輸入信號決定著當(dāng)時的輸出信號。

32數(shù)字電子技術(shù)第3章組合邏輯電路填空題2、實(shí)現(xiàn)兩個一位二進(jìn)制數(shù)相加，產(chǎn)生一位和值及一位進(jìn)位值，但不考慮低位來的進(jìn)位的加法器稱為；將低位來的進(jìn)位與兩個一位二進(jìn)制數(shù)一起相加，產(chǎn)生一位和值及一位向高位進(jìn)位的加法器稱為。參考答案

半加器全加器分析提示

半加器，僅對加數(shù)、被加數(shù)兩個一位二進(jìn)制數(shù)進(jìn)行算術(shù)加運(yùn)算，不考慮低位來的進(jìn)位數(shù)；全加器，對加數(shù)、被加數(shù)及低位來的進(jìn)位數(shù)三個一位二進(jìn)制數(shù)進(jìn)行算術(shù)加運(yùn)算。33數(shù)字電子技術(shù)第3章組合邏輯電路填空題3、一個半加器的輸入為Ai、Bi，其和輸出邏輯表達(dá)式Si

=，進(jìn)位輸出邏輯表達(dá)式Ci+1

=。參考答案

Si=Ai⊕Bi

Ci+1=AiBi分析提示

Ai

Bi

SiCi+10000011010101101真值表按二進(jìn)制數(shù)逢二進(jìn)一相加規(guī)律列出半加器的真值表：由真值表寫出邏輯表達(dá)式：34數(shù)字電子技術(shù)第3章組合邏輯電路填空題4、一個全加器，當(dāng)輸入Ai=1、Bi

=0、Ci=1時，其和輸出Si

=，進(jìn)位輸出Ci+1

=。參考答案

0

1

分析提示

三個相加的數(shù)進(jìn)行算術(shù)加運(yùn)算：

1+0+1=10本位的和數(shù)為0，向高位的進(jìn)位數(shù)為1。35數(shù)字電子技術(shù)第3章組合邏輯電路填空題5、優(yōu)先編碼器的輸入信號沒有約束，可以同時出現(xiàn)多個有效電平，但只對進(jìn)行編碼。參考答案

一個優(yōu)先級高的輸入信號

分析提示優(yōu)先編碼器對所有的輸入信號預(yù)先設(shè)置優(yōu)先級，當(dāng)同一時刻有多個輸入信號有效時，電路能選擇一個優(yōu)先級別高的輸入信號進(jìn)行編碼。36數(shù)字電子技術(shù)第3章組合邏輯電路填空題6、二進(jìn)制編碼器、二─十進(jìn)制編碼器、優(yōu)先編碼器中，對輸入信號沒有約束的是。參考答案

優(yōu)先編碼器分析提示任何編碼器都是任一時刻只對一個輸入信號進(jìn)行編碼。二進(jìn)制編碼器、二─十進(jìn)制編碼器在輸入時進(jìn)行約束限制，只允許一個信號輸入。優(yōu)先編碼器由電路進(jìn)行選擇，當(dāng)同一時刻有多個輸入信號有效時，選擇一個優(yōu)先級別高的輸入信號進(jìn)行編碼。37數(shù)字電子技術(shù)第3章組合邏輯電路填空題7、一位數(shù)據(jù)比較器，若A、B為兩個一位數(shù)碼的表示變量，當(dāng)A>B

時輸出

Y

=1，則輸出

Y的表達(dá)式為Y

=。參考答案AB

分析提示

ABY000010101110真值表列出真值表：由真值表寫出邏輯表達(dá)式：38數(shù)字電子技術(shù)第3章組合邏輯電路填空題A&=1≥1FBC8、如圖所示的組合邏輯電路，輸出邏輯表達(dá)式Y(jié)

=。參考答案AB+C

分析提示

由門的運(yùn)算關(guān)系，由輸入端到輸出端逐級寫出邏輯表達(dá)式再化簡：

39數(shù)字電子技術(shù)第3章組合邏輯電路填空題A3A2A1A0B3B2B1B074LS283DCBA

S3S2S1S0COCIWXYZ

+5V9、由4位加法器74LS283構(gòu)成的組合邏輯電路如圖所示，邏輯功能是。參考答案

將余3碼轉(zhuǎn)換成8421BCD碼分析提示

4位加法器74LS283的進(jìn)位輸入CI=0,被加數(shù)輸入B3B2B1B0=1101,輸出關(guān)系式：

WXYZ=DCBA+1101是余3碼轉(zhuǎn)換成8421BCD碼的關(guān)系式。40數(shù)字電子技術(shù)第3章組合邏輯電路填空題10、如圖所示的組合邏輯電路，其輸出邏輯表達(dá)式F(A,B,C)=∑m

()。參考答案

3，5，6，7Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0