可編程邏輯器件實驗11個講解

可編程邏輯器件實驗講義目錄 目錄實驗一QuartusⅡ軟件及EDA實驗平臺介紹 實驗一QuartusⅡ軟件及EDA實驗平臺介紹（1）實驗?zāi)康模菏煜uartusⅡ軟件的使用，學(xué)習(xí)其操作過程及仿真過程。（2）實驗內(nèi)容：學(xué)習(xí)使用QuartusⅡ?qū)Τ绦蜻M行編輯輸入、編譯及仿真。1、打開QuartusII軟件。2、選擇路徑。選擇File/NewProjectWizard，指定工作目錄,指定工程和頂層設(shè)計實體稱；注意：工作目錄名不能有中文。3、添加設(shè)計文件。將設(shè)計文件加入工程中。單擊“Next”，如果有已經(jīng)建立好的VHDL或者原理圖等文件可以在Filename中選擇路徑然后添加，或者選擇AddAll添加所有可以添加的設(shè)計文件（.VHDL,.Verilog原理圖等）。如果沒有直接點擊“Next”，等建立好工程后再添加也可，這里我們暫不添加。4、選擇FPGA器件。Family選擇Cyclone，Availabledevice選EP1C12Q240C8,點擊“Next”。5、選擇外部綜合器、仿真器和時序分析器。QuartusII支持外部工具，可通過選中來指定工具的路徑。這里我們不做選擇，默認使用QuartusII自帶的工具。6、結(jié)束設(shè)置。單擊“Next”，彈出“工程設(shè)置統(tǒng)計”窗口，上面列出了工程的相關(guān)設(shè)置情況。最后單擊“Finish”，結(jié)束工程設(shè)置。7、建立VHDL原文件。選擇菜單“File”“New…”。8、添加文件到工程中。VHDL原文件編輯完后，選擇File/Save，選擇和工程相同的文件名。點擊“保存”，文件就被添加進工程當(dāng)中。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadder4bisport(clr,cin:instd_logic;a,b:instd_logic_vector(3downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);endadder4b;architectureartofadder4bissignalsint:std_logic_vector(4downto0);signalaa,bb:std_logic_vector(4downto0);begin aa<='0'&a; bb<='0'&b; sint<=aa+bb+cin; s<=sint(3downto0); cout<=sint(4);endart;9、編譯。選擇Processing/Start/StartAnalysis&Synthesis，進行綜合。10、功能仿真驗證，從菜單File-New中選擇創(chuàng)建VectorWaveformFile。在新的波形文件中選入需要驗證的引腳，通過在左邊窗欄理點擊鼠標(biāo)右鍵，選InsertNodeorBus..,在打開的對話框中點擊List,選擇所要觀察的信號引腳，設(shè)置引腳的信號值，如下圖所示。點擊保存Save.在Settings對話框中，選中SimulatorSettings選擇頁，設(shè)置Function類型仿真，并將新創(chuàng)建的波形文件當(dāng)作仿真輸入，如下圖所示：設(shè)置完畢之后，點擊Processing->GenerateFunctionalSimulatorNetList,生產(chǎn)網(wǎng)表文件之后，點擊StartSimulator，進行功能仿真，然后驗證邏輯功能是否正確。（4）實驗報告：簡述實驗步驟，寫出實驗的源程序，給出波形仿真結(jié)果。

實驗二QuartusⅡ文本設(shè)計輸入（1）實驗?zāi)康模孩偈煜uartusⅡ軟件的使用及仿真過程；②掌握操作符的邏輯運算關(guān)系及數(shù)據(jù)類型，熟悉VHDL文本輸入法。（2）實驗內(nèi)容：使用VHDL文本輸入法完成基本門的設(shè)計，學(xué)習(xí)使用QuartusⅡ?qū)Τ绦蜻M行編輯輸入、編譯及仿真。libraryieee;useiee.std_logic_1164.all;entityjbmisport(a,b:inbit;f1,f2,f3,f4,f5,f:outbit);endjbm;architectureaofjbmisbeginf1<=aandb;f2<=aorb;f<=nota;f3<=anandb;f4<=anorb;f5<=not(axorb);end;（3）思考題根據(jù)上述實驗結(jié)果與現(xiàn)象，獨立完成2位二進制數(shù)的“與、或非、異或、同或”邏輯運算，要求數(shù)據(jù)類型為標(biāo)準(zhǔn)邏輯矢量類型。（4）實驗報告寫出實驗的源程序，給出相應(yīng)表達式完成的邏輯關(guān)系，并給出波形仿真結(jié)果。獨立完成思考題，給出源程序。

實驗三QuartusⅡ混合設(shè)計輸入（1）實驗?zāi)康模孩偈煜uartusⅡ軟件的使用及仿真過程；②熟悉VHDL混合輸入法，并完成一位全加器的設(shè)計。（2）實驗原理表3-1半加器真值表absoco0000011010101101建立一位半加器half_adder工程：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYHALF_ADDERISPORT(A,B:INSTD_LOGIC;S,Co:OUTSTD_LOGIC);ENDENTITYHALF_ADDER;ARCHITECTURERTLOFHALF_ADDERISBEGINS<=NOT(AXOR(NOTB));Co<=AANDB;ENDARCHITECTUREHD;（3）實驗內(nèi)容：①使用VHDL文本輸入法完成一位半加器的設(shè)計，利用QuartusⅡ?qū)Τ绦蜻M行編輯輸入、編譯及仿真；②將半加器生成元件符號，執(zhí)行菜單【File】->【Create/Update】->【Createsymbolfileforcurrentfile】；③新建原理圖文件，并添加剛生成新元件；④連接電路圖根據(jù)文本輸入的半加器，結(jié)合所給原理圖，進行合理的電路圖連接。注意：原理圖保存名稱不要與半加器實體名重合。⑤指定頂層文件（4）實驗報告①給出半加器的原理，寫出一位半加器的文本源程序；②畫出一位全加器的原理圖，對一位全加器進行功能仿真，給出波形仿真結(jié)果，并舉例驗證結(jié)果是否正確。

實驗四D、T觸發(fā)器（1）實驗?zāi)康模菏煜uartusII的VHDL文本設(shè)計過程，學(xué)習(xí)簡單時序電路的設(shè)計、仿真。（2）實驗原理時序邏輯電路是現(xiàn)代復(fù)雜數(shù)字電路的重要組成部分，往往占到整個設(shè)計的90％以上。觸發(fā)器是時序電路的基本單元，本實驗將涉及到D觸發(fā)器與T觸發(fā)器，采用的是邊沿觸發(fā)，邊沿觸發(fā)是實際電路實現(xiàn)的主要方式。D觸發(fā)器：在時鐘上升沿時，輸出q=d，qb=；T觸發(fā)器：在時鐘上升沿的作用下，T=0輸出不變，T=1輸出翻轉(zhuǎn)。（3）實驗內(nèi)容：設(shè)計上升沿觸發(fā)的同步復(fù)位的D觸發(fā)器及上升沿觸發(fā)的T觸發(fā)器，分別利用QuartusⅡ?qū)Τ绦蜻M行編輯輸入、編譯及仿真。上升沿觸發(fā)的同步復(fù)位的D觸發(fā)器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_signed.all;entitysyndffisport(d,clk,reset:instd_logic;q,qb:outstd_logic);endsyndff;architecturedff_artofsyndffisbeginprocess(clk)beginif(clk'eventandclk='1')thenif(reset='0')thenq<='0';qb<='1';elseq<=d;qb<=notd;endif;endif;endprocess;enddff_art;T觸發(fā)器源程序代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_signed.all;entitytffisport(t,clk:instd_logic;q:outstd_logic);end;architecturetff_artoftffissignalq_temp:std_logic;beginp1:process(clk,q_temp)beginifrising_edge(clk)thenift='1'thenq_temp<=notq_temp;elseq_temp<=q_temp;endif;endif;q<=q_temp;endprocess;q<=q_temp;endtff_art;（4）實驗報告寫出D觸發(fā)器及T觸發(fā)器的程序代碼及原理，找出D觸發(fā)器的錯誤及T觸發(fā)器的警告，說明其錯誤原因并改正，最后給出兩個觸發(fā)器的波形仿真結(jié)果。實驗五十六進制數(shù)碼管顯示（1）實驗?zāi)康膶W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計，學(xué)習(xí)VHDL的case設(shè)計方法。（2）實驗儀器計算機一臺，EL教學(xué)實驗箱（EDA-VI），QUARTUSII（3）實驗原理七段數(shù)碼管由8個（a,b,c,d,e,f,g,dp）按照一定位置排列的發(fā)光二極管構(gòu)成，通常采取共陰極或者共陽極的設(shè)計，將8個二極管的同一極接在一起，通過分別控制另外的8個電極的電平，使二極管導(dǎo)通（發(fā)光）或截止（不發(fā)光）。本實驗采用共陰極設(shè)計，高電平點亮。七段數(shù)碼顯示譯碼器的功能就是根據(jù)需要顯示的字符，輸出能夠控制七段數(shù)碼管顯示出該字符的編碼。（4）實驗內(nèi)容①用VHDL設(shè)計7段數(shù)碼管顯示電路設(shè)計，利用case語句實現(xiàn)數(shù)碼管上顯示字符的電路。十六進制數(shù)碼管顯示源代碼：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all;ENTITYshumaISPORT(clk:INSTD_LOGIC;vga:outstd_logic_vector(3downto0);sel:outstd_logic_vector(7downto0);seg_led:outstd_logic_vector(7downto0));END;ARCHITECTUREoneOFshumaISsignalcq:std_logic_vector(3downto0);BEGINvga<="0010";sel<="11111110";PROCESS(clk,cq)BEGINIF(clk='1'ANDclk'EVENT)THENcq<=cq+1;endif;CASEcqISWHEN"0000"=>seg_led<="00111111";WHEN"0001"=>seg_led<="00000110";WHEN"0010"=>seg_led<="01011011";WHEN"0011"=>seg_led<="01001111";WHEN"0100"=>seg_led<="01100110";WHEN"0101"=>seg_led<="01101101";WHEN"0110"=>seg_led<="01111101";WHEN"0111"=>seg_led<="00000111";WHEN"1000"=>seg_led<="01111111";WHEN"1001"=>seg_led<="01101111";WHEN"1010"=>seg_led<="01110111";WHEN"1011"=>seg_led<="01111100";WHEN"1100"=>seg_led<="00111001";WHEN"1101"=>seg_led<="01011110";WHEN"1110"=>seg_led<="01111001";WHEN"1111"=>seg_led<="01110001";WHENOTHERS=>NULL;ENDCASE;endprocess;END;②用QuartusII對②中的設(shè)計進行編譯、綜合、仿真，驗證其功能是否與預(yù)期一致。③管腳配置：seg_led[0]：PIN_105seg_led[1]：PIN_104seg_led[2]：PIN_101seg_led[3]：PIN_100seg_led[4]：PIN_85seg_led[5]：PIN_84seg_led[6]：PIN_83seg_led[7]：PIN_82sel[0]：PIN_86sel[1]：PIN_87sel[2]：PIN_88sel[3]：PIN_93sel[4]：PIN_94sel[5]：PIN_95sel[6]：PIN_98sel[7]：PIN_99vga[0]：PIN_162vga[1]：PIN_161vga[2]：PIN_164vga[3]：PIN_163clk：PIN_28注意：未分配管腳：Assignments->device...->device&pinoptions->unusedpins->Reserveallunusedpins:Asinputtri-stated。④通過QuartusII的usb-blaster，將設(shè)計下載到實驗電路上進行硬件測試。（4）實驗連線clk的頻率由SW17-SW20控制，用導(dǎo)線將IO3與IOCLK相連;SW17-SW20控制時鐘的頻率，0111表示頻率為5Hz，1111表示時鐘頻率為1Hz，本實驗選用這兩個頻率進行測試，觀察數(shù)碼管顯示字符的變化。（5）實驗報告給出十六進制的數(shù)碼管的程序代碼、原理，自己改寫程序選擇不同的數(shù)碼管顯示字符，并提供實驗過程中的拍攝圖片。

實驗六3-8譯碼器設(shè)計（1）實驗?zāi)康耐ㄟ^3-8譯碼器的設(shè)計，掌握組合邏輯電路的設(shè)計方法，熟悉軟件的使用，并利用實驗箱對程序進行硬件測試。（2）實驗儀器計算機一臺，EL教學(xué)實驗箱（EDA-VI），QUARTUSII（3）實驗原理輸入輸出g1g2ag2bCBAY0Y1Y2Y3Y4Y5Y6Y70XXXXX111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110利用case語句設(shè)計3-8譯碼器，譯碼器的輸出接LED燈，為低電平點亮。（4）實驗內(nèi)容3-8譯碼器源程序代碼：LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdecoder3_8ISPORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;VGA：outstd_logic_vector(3downto0);Y:OUT STD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder3_8;ARCHITECTUREfunOFdecoder3_8ISSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0);BEGIN VGA<=“0001”;indata<=C&B&A;PROCESS(indata,G1,G2A,G2B)BEGINIF(G1='1'ANDG2A='0'ANDG2B='0')THENCASEindataIS WHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111011";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHEN"111"=>Y<="01111111";WHENOTHERS=>Y<="XXXXXXXX";ENDCASE;ELSE Y<="11111111";ENDIF;ENDPROCESS;ENDfun;管腳配置：A：PIN_105B：PIN_104C：PIN_101G1：PIN_100G2A：PIN_85G2B：PIN_84Y[0]：PIN_132Y[1]：PIN_133Y[2]：PIN_134Y[3]：PIN_135Y[4]：PIN_136Y[5]：PIN_137Y[6]：PIN_138Y[7]：PIN_139vga[0]：PIN_162vga[1]：PIN_161vga[2]：PIN_164vga[3]：PIN_163利用quartusII軟件對程序編譯、仿真，驗證其功能，最后將程序下載到實驗箱，利用硬件測試實驗的正確性。注意：未分配管腳：Assignments->device...->device&pinoptions->unusedpins->Reserveallunusedpins:Asinputtri-stated。（5）實驗連線C、B、A、G1、G2A、G2B分別對應(yīng)EDA-VI實驗箱底板SW1-SW6；Y0-Y7分別對應(yīng)EDA-VI實驗箱底板IO9-IO16；用導(dǎo)線將IO9-IO16與8位LEDL1-L8相連，LED為低電平點亮；功能選擇位VGA[3..0]狀態(tài)為0001，即16位撥碼開關(guān)SW1-SW6被選中輸出到總線D[15..0]；控制撥碼開關(guān)SW1-SW6，觀察L1-L8顯示狀態(tài)是否與預(yù)期輸出結(jié)果一致。（6）實驗報告簡述3-8譯碼器原理，并根據(jù)提供的程序代碼改用if語句描述，并給出其波形仿真結(jié)果；根據(jù)撥碼開關(guān)的控制位置，簡述實驗箱變化情況。

實驗七計數(shù)器的設(shè)計（1）實驗?zāi)康倪M一步學(xué)習(xí)并掌握QuartusII開發(fā)系統(tǒng)的基本操作，熟悉設(shè)計計數(shù)器電路與仿真的方法，掌握CPLD/FPGA的開發(fā)流程。（2）實驗原理：計數(shù)器是邏輯電路中使用最廣泛的電路，并且在復(fù)雜電路的設(shè)計中幾乎離不開計數(shù)器。計數(shù)器的計數(shù)功能是在時鐘信號的控制下進行的，當(dāng)時鐘出現(xiàn)上升沿，則計數(shù)一次，以此類推，直至計數(shù)到最大值，在時鐘上升沿時，返回到起點。（3）實驗內(nèi)容①設(shè)計一個簡單的4位二進制計數(shù)器，相當(dāng)于16進制計數(shù)器。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4IS port(clk:instd_logic; q:outstd_logic_vector(3downto0)); endcnt4;architecturebehaveofcnt4issignalq1:std_logic_vector(3downto0);beginprocess(clk)beginif(clk'eventandclk='1')then q1<=q1+1;endif;endprocess;q<=q1;endbehave;②利用QuartusII軟件進行編譯、仿真，驗證該計數(shù)器的功能。③根據(jù)之前所學(xué)內(nèi)容，設(shè)計一個可以在實驗箱上顯示的計數(shù)器。（4）實驗報告給出計數(shù)器的程序代碼，提供波形仿真結(jié)果。

實驗八數(shù)控分頻器的設(shè)計（1）實驗?zāi)康膶W(xué)習(xí)數(shù)控分頻器的設(shè)計、分析和測試方法。（2）實驗原理分頻器電路的實質(zhì)其實就是計數(shù)器的設(shè)計。對于二進制計數(shù)器，每一個輸出端都是對前一個輸出端的二分頻。數(shù)控分頻器是利用計數(shù)器可并行預(yù)置的加法計數(shù)器完成的。方法是將計數(shù)器溢出位與預(yù)置數(shù)加載輸入信號加減即可。這種方法類似于單片機的定時器工作模式。（3）實驗內(nèi)容①設(shè)計數(shù)控分頻器libraryieee;usestd_logic_1164.all;usestd_logic_unsigned.all;entityfreq1isport(clk:instd_logic;d:instd_logic_vector(7downto0);fout:outstd_logic);end;architectureoneofdvfissignalfull:std_logic;beginp_reg:process(clk)variablecnt8:std_logic_vector(7downto0);beginifclk'eventandclk='1'thenifcnt8=“11111111”then--CNT8計數(shù)計滿時cnt8:=d;--輸入數(shù)據(jù)D被同步預(yù)置給CNT8full<='1';--溢出標(biāo)志信號FULL輸出高電平elsecnt8:=cnt8+1;--否則繼續(xù)作加1計數(shù)full<='0';--輸出溢出標(biāo)志信號FULL為低電平endif;endif;endprocessp_reg;p_div:process(full)variablecnt2:std_logic;beginiffull'eventandfull='1'thencnt2:=notcnt2;--如果溢出標(biāo)志信號FULL為高電平，T觸發(fā)器輸出取反ifcnt2='1'thenfout<='1';elsefout<='0';endif;endif;endprocessp_div;end;②利用QuartusII軟件進行編譯、仿真，驗證該數(shù)控分頻器的功能。（4）思考題根據(jù)上述數(shù)控分頻器源程序，對程序進行修改，可以完成任意分頻功能。具體實現(xiàn)的分頻數(shù)根據(jù)課堂隨機設(shè)置，每小組均不同。（5）實驗報告給出數(shù)控分頻器的程序代碼，實驗步驟并提供波形仿真結(jié)果。寫出課堂隨機分頻器的源程序代碼。

實驗九鎖存器的設(shè)計（1）實驗?zāi)康恼莆丈烧Z句的設(shè)計方法，熟悉QuartusII軟件的操作及仿真過程。（2）實驗原理鎖存器是一種用來暫時保存數(shù)據(jù)的邏輯器件，當(dāng)使能輸入端ena為高電平時，鎖存器處于工作狀態(tài)，輸出q[3..0]=d[3..0]；當(dāng)輸入端ena為低電平，鎖存器的狀態(tài)保持不變。本實驗利用生成語句來完成一個4位鎖存器的設(shè)計。（3）實驗內(nèi)容①設(shè)計1位鎖存器libraryieee;useieee.std_logic_1164.all;entitylatch1bisport(d:instd_logic; ena:instd_logic;--使能端 q:outstd_logic);endlatch1b;architectureartoflatch1bisbeginprocess(d,ena)begin ifena='1'then q<=d; endif; endprocess;endart;②利用QuartusII軟件進行編譯、仿真，驗證一位鎖存器的功能。③將元件聲明裝入my_package程序包中，便于生成語句的元件例化。libraryieee;useieee.std_logic_1164.all;packagemy_packageiscomponentlatch1b port(d:instd_logic; ena:instd_logic; q:outstd_logic);endcomponent;end;④利用生成語句重復(fù)調(diào)用4個latch1b來完成頂層文件的設(shè)計。libraryieee;useieee.std_logic_1164.all;usework.my_package.all;--用戶自定義程序包entitylatch4disport(d:instd_logic_vector(3downto0); oen:inbit; q:outstd_logic_vector(3downto0));endlatch4d;architectureoneoflatch4dissignalsig_save:std_logic_vector(3downto0);begingetlatch:fornin0to3generate--循環(huán)例化4個1位鎖存器lat:latch1bportmap(d(n),g,sig_save(n));--關(guān)聯(lián)endgenerate;q<=sig_savewhenoen='0'else"ZZZZ";endone;⑤利用QuartusII軟件進行編譯、仿真，并驗證4位鎖存器的功能。（3）思考題根據(jù)上述生成語句描述的鎖存器，用元件例化語句完成上述鎖存器的設(shè)計。（4）實驗報告寫出鎖存器的兩種描述語句的源程序，給出波形仿真結(jié)果，分析比較其結(jié)果。

實驗十4選1多路選擇器（1）實驗?zāi)康耐ㄟ^4選1多路選擇器的設(shè)計，掌握if語句、case語句、when...else語句及with...select語句的使用及相互轉(zhuǎn)換，熟悉軟件的使用。（2）實驗原理4選1多路選擇器關(guān)系表輸入輸出XS1S0Ya00ab01bc10cd11d其中輸入數(shù)據(jù)端口為a、b、c、d，s1、s0為控制信號，Y為輸出。令S1S0=“00”時，輸出Y=a；

令S1S0=“01”時，輸出Y=b；令S1S0=“10”時，輸出Y=c；

令S1S0=“11’

時，輸出Y=d；（3）實驗內(nèi)容4選1多路選擇器參考代碼：LIBRARYieee;USEieee.std_logic_1164.all;entitymux4is port(input:instd_logic_vector(3downto0); a,b:instd_logic; y:outstd_logic); endmux4; architecturebe_mux4OFmux4is signalsel:std_logic_vector(1downto0); begin sel<=b&a; process(input,sel) begin if(sel="00")theny<=input(0);elsif(sel="01")theny<=input(1);elsif(sel="10")theny<=input(2);elsey<=input(3);endif;endprocess;endbe_mux4;（4）思考題根據(jù)上述if語句4選1多路選擇器的程序，完成case語句、when...else語句及with...select語句的描述。（5）實驗報告要求寫出四種語句的4選1多路選擇器的程序、原理及波形仿真結(jié)果。

實驗十一循環(huán)彩燈控制器的設(shè)計（1）實驗?zāi)康恼莆諣顟B(tài)機的設(shè)計方法，鞏固case語句及QuartusII軟件的操作與仿真。（2）實驗原理設(shè)計一個循環(huán)彩燈控制器，該控制器控制LED8個發(fā)光管循環(huán)發(fā)亮。要求：LED等按照一定的變化規(guī)律進行變換，利用狀態(tài)機來完成本次實驗。（3）實驗內(nèi)容①自定義狀態(tài)機的狀態(tài)typestatesis(s0,s1,s2,s3,s4,s5,s6,s7);②采用case語句設(shè)計狀態(tài)機的狀態(tài)轉(zhuǎn)換；libraryieee;useieee.std_logic_1164.all;entitystate8isport(clk,clr:instd_logic;led:outstd_logic_vector(7downto0);vga:outstd_logic_vector(3downto0));end;architectureaofstate8istypestatesis(s0,s1,s2,s3,s4,s5,s6,s7); --對狀態(tài)機的狀態(tài)聲明signalq:std_logic_vector(0to2);signalstate:states;beginvga<="0001";p1:process(clk,c