基于VHDL的方波三角板發(fā)生器設(shè)計(jì)

摘要：隨著EDA技術(shù)以及大規(guī)模集成電路技術(shù)的迅猛開展，波形發(fā)生器的各方面性能指標(biāo)都到達(dá)了一個(gè)新的水平。采用CPLD/FPGA器件在QuartuesII設(shè)計(jì)環(huán)境中用VHDL語言完成的波形發(fā)生器具有頻率穩(wěn)定性高，可靠性高，輸出波形穩(wěn)定等特點(diǎn)。本文介紹了基于EDA技術(shù)的波形發(fā)生器的研究與設(shè)計(jì)。關(guān)鍵詞:VHDL，原理圖輸入，方波，三角波1實(shí)驗(yàn)?zāi)康谋驹O(shè)計(jì)主要是利用VHDL語言設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以產(chǎn)生方波與三角波。2實(shí)驗(yàn)原理〔1〕方案論證方案一：本系統(tǒng)由FPGA(可編程門陣列)，數(shù)模轉(zhuǎn)換，時(shí)鐘〔提供clk信號(hào)〕等組成。全部為FPGA試驗(yàn)箱所有，不需要增加任何器件。用FPGA產(chǎn)生的255—0的計(jì)數(shù)值輸入到DAC0832中，將產(chǎn)生對(duì)應(yīng)的模擬信號(hào)。本系統(tǒng)采用的是軟硬件結(jié)合的方法。由于一個(gè)周期內(nèi)的任意波形的離散樣點(diǎn)數(shù)對(duì)硬件實(shí)現(xiàn)的復(fù)雜性直接產(chǎn)生影響，因此，為了簡(jiǎn)化硬件存儲(chǔ)器件的規(guī)模，取64個(gè)樣點(diǎn)進(jìn)行討論。具體做法是先對(duì)一個(gè)周期進(jìn)行64點(diǎn)采樣，然后依次存于ROM中，再以fs頻率給出地址碼，控制存儲(chǔ)器周期的讀出數(shù)據(jù)，并經(jīng)D、A轉(zhuǎn)換和模擬放大，便能得到一定的頻率的周期信號(hào)。因此周期信號(hào)的頻率為fo=fs/M.其中M為采樣點(diǎn)個(gè)數(shù)，本設(shè)計(jì)中取為64；fs為存儲(chǔ)器讀出頻率。顯然，通過改變讀出頻率fs,便可獲得不同頻率的周期信號(hào)fo.。原理說明：完整的波形發(fā)生器由三局部組成：由計(jì)數(shù)器構(gòu)成的地址信號(hào)發(fā)生器、波形數(shù)據(jù)ROM和D/A。在FPGA的頂層文件中，計(jì)數(shù)器通過外來控制信號(hào)和高速時(shí)鐘信號(hào)向波形數(shù)據(jù)ROM發(fā)出地址信號(hào)，輸出波形的批評(píng)你率由發(fā)出的地址信號(hào)的速度決定；當(dāng)以固定的頻率掃描輸出地址時(shí)，輸出波形是固定頻率，而當(dāng)以周期性時(shí)變方式掃描輸出地址時(shí)，那么輸出波形為掃頻信號(hào)。波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)，如正弦波或者三角波數(shù)據(jù)等。當(dāng)接受來自FPGA的地址信號(hào)后，將從數(shù)據(jù)線輸出相應(yīng)的波形數(shù)據(jù)。波形數(shù)據(jù)ROM可以由多種方式實(shí)現(xiàn)，如在FPGA外面外接普通ROM或者由FPGA中的EAB模塊相當(dāng)，即利用LPM-ROM來實(shí)現(xiàn)。D/A轉(zhuǎn)換器負(fù)責(zé)將ROM輸出的數(shù)據(jù)轉(zhuǎn)換成模擬信號(hào)，經(jīng)過濾波電路后輸出。輸出波形的頻率上限與D/A轉(zhuǎn)換器件的轉(zhuǎn)換速度有重要關(guān)系，我們的試驗(yàn)箱上用的是DAC0832。DAC0832是8位并行、中速〔其轉(zhuǎn)換時(shí)間1us〕、電流型D/A轉(zhuǎn)換芯片。DAC0832內(nèi)部由三局部組成，“8位輸入存放器〞用于存放CPU送來的數(shù)字量，使輸入數(shù)字量得到緩沖和鎖存，由加以控制。“8位DAC存放器〞用于存放待轉(zhuǎn)換的數(shù)字量，由控制?！?位D/A轉(zhuǎn)換電路〞由8位T型網(wǎng)路和電子開關(guān)組成，電子開關(guān)受“8位DAC存放器〞輸出控制，T型電阻網(wǎng)路能輸出與數(shù)字量成正比的模擬電流。因此，DAC0832通常需要外接運(yùn)放才能得到模擬輸出電壓。DAC0832共有20條引腳，雙列直插式封裝。⑴數(shù)字輸入線DI7~DI0〔8條〕DI7~DI0常和CPU數(shù)據(jù)總線相連，用于輸入CPU送來的待轉(zhuǎn)換數(shù)字里，DI7為最高位。⑵控制線〔5條〕為片選線。當(dāng)為低電平時(shí)，本片被選中工作；當(dāng)為高電平時(shí)，本片不被選中工作。⑶輸出線3條為運(yùn)算放大器的反應(yīng)線，常接到運(yùn)放的輸出端。和為兩條模擬電流輸出線。+為一常數(shù)。⑷電源線〔4條〕VCC為電源輸入線，可在+5~+15V范圍捏；為參考電壓，一般在-10~+10V范圍內(nèi)，由穩(wěn)壓電源提供;DGND為數(shù)字地線；AGND為模擬量地線。通常接在一起。波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖：圖一缺點(diǎn)：此方案雖思路簡(jiǎn)潔、明朗。但設(shè)計(jì)繁瑣，程序復(fù)雜。方案二：VHDL〔VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成電路硬件描述語言〕誕生于1982年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE〔TheInstituteofElectricalandElectronicsEngineers〕的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下〔ToptoDown〕和基于庫〔LibraryBased〕的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路〔ASIC〕的設(shè)計(jì)。方波發(fā)生器是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比擬復(fù)雜，而且會(huì)產(chǎn)生比擬大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件〔CPLD〕的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運(yùn)用VHDL語言。將使整個(gè)系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。優(yōu)點(diǎn)：采用VHDL可以使整個(gè)系統(tǒng)大大簡(jiǎn)化，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。綜上所述：優(yōu)先選擇方案二。3選擇器材〔1〕EDA實(shí)驗(yàn)箱一臺(tái)〔2〕含有QuartusⅡ軟件的計(jì)算機(jī)一臺(tái)〔3〕示波器一臺(tái)〔4〕導(dǎo)線假設(shè)干4功能模塊的劃分信號(hào)發(fā)生器的結(jié)構(gòu)框圖如圖2所示：圖2信號(hào)發(fā)生器的結(jié)構(gòu)框圖其中信號(hào)產(chǎn)生模塊將產(chǎn)生所需的各種信號(hào)，信號(hào)發(fā)生器的控制模塊可以用數(shù)據(jù)選擇器實(shí)現(xiàn)，用2選1數(shù)據(jù)選擇器實(shí)現(xiàn)對(duì)2種信號(hào)的選擇。最后將波形數(shù)據(jù)送入D/A轉(zhuǎn)換器，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。用示波器測(cè)試D/A轉(zhuǎn)換器的輸出，可以觀測(cè)到2種信號(hào)的輸出。4.1方波的實(shí)現(xiàn)程序通過reset信號(hào)控制方波，當(dāng)reset信號(hào)為1時(shí)，選通輸出，為0時(shí)，有清零功能。并且每128個(gè)脈沖翻轉(zhuǎn)一次，實(shí)現(xiàn)0,1的交替。程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYxwhappyISPORT(CLK,RESET:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDxwhappy;ARCHITECTURERTLOFxwhappyISSIGNALA:STD_LOGIC;BEGINPROCESS(CLK,reset)VARIABLETMP:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFreset='0'THENA<='0';ELSIFRISING_EDGE(CLK)THENIFTMP="11111111"THENTMP:="00000000";ELSETMP:=TMP+1;ENDIF;IFTMP<"10000000"THENA<='1';ELSEA<='0';ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,A)BEGINIFRISING_EDGE(CLK)THENIFA='1'THENq<="11111111";ELSEq<="00000000";ENDIF;ENDIF;ENDPROCESS;ENDRTL;波形仿真圖如下：方波發(fā)生器模塊：4.2三角波的實(shí)現(xiàn)程序通過reset信號(hào)控制，當(dāng)reset信號(hào)為1時(shí)，選通輸出，為0時(shí)，有清零功能。從零開始，并且在時(shí)鐘脈沖的上升沿到來之后開始計(jì)數(shù)，每個(gè)時(shí)鐘脈沖加1或減1，從0加到255，再從255減到0，實(shí)現(xiàn)數(shù)字加1或減1的變換，從而實(shí)現(xiàn)三角波。程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydeltaisport(clk,reset:instd_logic;q:outstd_logic_vector(7downto0));enddelta;architecturebehaveofdeltaisbeginprocess(clk,reset)variabletmp:std_logic_vector(7downto0);variablea:std_logic;beginifreset='0'thentmp:="00000000";elsifclk'eventandclk='1'thenifa='0'theniftmp="11111110"thentmp:="11111111";a:='1';elsetmp:=tmp+1endif;elseiftmp="00000001"thentmp:="00000000";a:='0';elsetmp:=tmp-1endif;endif;endif;q<=tmp;endprocess;endbehave;波形仿真圖如下：三角波發(fā)生器模塊：4.3二選一數(shù)據(jù)選擇器的實(shí)現(xiàn)本程序通過0與1的選擇來選通輸出，當(dāng)輸入為0時(shí)，選通d0端口，及三角波輸出，當(dāng)輸入為1時(shí)，選通d1端口，實(shí)現(xiàn)方波輸出。程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYselect2_1ISPORT(sel:INBIT;d0,d1:instd_logic_vector(7downto0);q:OUTstd_logic_vector(7downto0));ENDENTITYselect2_1;ARCHITECTUREoneOFselect2_1ISBEGINPROCESS(sel)BEGINIFsel='0'THENq<=d0;ELSEq<=d1;endif;endprocess;endARCHITECTUREone;波形仿真圖如下：二選一數(shù)據(jù)選擇器模塊：4.4多波形信號(hào)發(fā)生器新建一工程，加載上述模塊，利用原理圖輸入法生成整體多波形信號(hào)發(fā)生器。波形仿真圖如下：5心得體會(huì)通過運(yùn)用VHDL語言的編程，逐漸掌握了EDA的用法，熟練步驟，對(duì)以后的學(xué)習(xí)與工作做了很好的鋪墊；剖析整個(gè)系統(tǒng)運(yùn)行的步驟與工作原理，從而完成對(duì)整個(gè)設(shè)計(jì)的理論分析任務(wù)，以次來指導(dǎo)其它設(shè)計(jì)過程；硬件電路設(shè)計(jì)主要是設(shè)計(jì)相關(guān)模塊的設(shè)計(jì)思想的可視化，是相關(guān)模塊的電路圖的匯總和其相關(guān)仿真波形的集錦，該局部條理清晰，思路明確，從中我們可以清晰地看到該設(shè)計(jì)方案的具體模塊和整個(gè)設(shè)計(jì)的原理結(jié)構(gòu)實(shí)圖；程序設(shè)計(jì)這一局部主要闡述該設(shè)計(jì)的設(shè)計(jì)方法與設(shè)計(jì)思想，進(jìn)一步從軟件設(shè)計(jì)上揭示設(shè)計(jì)構(gòu)思，主要包含了整個(gè)設(shè)計(jì)所用到的模塊的硬件描述語言的設(shè)計(jì)，通過這一局部的學(xué)習(xí)，對(duì)《VHDL語言》的設(shè)計(jì)方法有了進(jìn)一步的學(xué)習(xí)，對(duì)其相關(guān)語言設(shè)計(jì)標(biāo)準(zhǔn)有了更深層次的掌握，能夠更加熟練的做一些編程設(shè)計(jì)。

最后通過設(shè)計(jì)了解到基于FPGA的EDA技術(shù)的開展和應(yīng)用領(lǐng)域不斷的擴(kuò)大與深入EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著技術(shù)市場(chǎng)與人才市場(chǎng)對(duì)EDA技術(shù)的需求不斷提高，產(chǎn)品的市場(chǎng)效率和技術(shù)要求也將會(huì)影響到教學(xué)與科研領(lǐng)域，因此這一次課程設(shè)計(jì)的開展很好的把握住了教學(xué)的改革方向，更好的鍛煉了學(xué)生理論聯(lián)系實(shí)踐的能力。

經(jīng)過這次EDA課程設(shè)計(jì)，我從中學(xué)到了很多很多東西，同時(shí)不僅可以穩(wěn)固以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次EDA的設(shè)計(jì)，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是