一種qpsk數(shù)字解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)

一種qpsk數(shù)字解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)

0多進(jìn)制調(diào)相的特點(diǎn)隨著現(xiàn)代計(jì)算機(jī)技術(shù)和電子技術(shù)的發(fā)展和融合，pld設(shè)備的發(fā)展迅速，尤其是pwdf.深亞洲和微波領(lǐng)域的發(fā)展，pwd設(shè)備得到了廣泛應(yīng)用。eda技術(shù)是以cpdt為基礎(chǔ)的，具有高度智能和自動(dòng)化的電子技術(shù)特點(diǎn)?？删幊踢壿嬈骷哂泄牡?、體積小、集成度高、速度快、開發(fā)周期短、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn),CPLD在集成度、功能和速度上的優(yōu)勢(shì)正好滿足現(xiàn)代通信系統(tǒng)的要求,可編輯邏輯器件(如:CPLD、FPGA)與數(shù)字通信技術(shù)的結(jié)合已經(jīng)成為現(xiàn)代通信系統(tǒng)發(fā)展的一個(gè)必然趨勢(shì)。四相移鍵控(QPSK)調(diào)制技術(shù)廣泛應(yīng)用于數(shù)字微波通信系統(tǒng)、數(shù)字衛(wèi)星通信系統(tǒng)、寬帶接入與移動(dòng)通信及有線電視的上行傳輸。在衛(wèi)星數(shù)字電視傳輸中普遍采用的QPSK調(diào)諧器,可以說是當(dāng)今衛(wèi)星數(shù)字電視傳輸中對(duì)衛(wèi)星功率、傳輸效率、抗干擾性以及天線尺寸等多種因素綜合考慮的最佳選擇。與二進(jìn)制數(shù)字調(diào)相比,多進(jìn)制調(diào)相有以下兩個(gè)特點(diǎn):(1)在相同碼元傳輸速率下,多進(jìn)制調(diào)相的信息傳輸速率顯然比二進(jìn)制調(diào)相的高,比如,四進(jìn)制調(diào)相的信息傳輸?shù)乃俾适嵌M(jìn)制調(diào)相的兩倍。(2)在相同的信息速率下,由于多進(jìn)制碼元的速率比二進(jìn)制的低,因而多進(jìn)制信號(hào)碼元的持續(xù)時(shí)間要比二進(jìn)制的長。顯然增大碼元寬度,就會(huì)增加碼元的能量,并能減小由于信道特性引起的碼間干擾的影響等,正是基于這些特點(diǎn),使多進(jìn)制移相鍵控方式獲得了廣泛的應(yīng)用。本文嘗試對(duì)QPSK調(diào)制解調(diào)器進(jìn)行基于VHDL的建模與設(shè)計(jì)。1不同相位同載荷的選擇多進(jìn)制數(shù)字相位調(diào)制又稱多相制,它是利用載波的多種不同相位來表征數(shù)字信息的調(diào)制方式。QPSK利用載波的4種不同相位來表征數(shù)字信息。因此,對(duì)于輸入的二進(jìn)制數(shù)字序列應(yīng)該先進(jìn)行分組,將每兩個(gè)比特編為一組;然后用4種不同的載波相位去表征它們。例如,若輸入二進(jìn)制數(shù)字信息序列為10110100,則可將它們分成10,11,01,00,然后用4種不同的相位來分別表示它們。由于每一種載波相位代表2個(gè)比特信息,故每個(gè)四進(jìn)制碼元又被稱為雙比特碼元。由于四相絕對(duì)移相調(diào)制可以看作兩個(gè)正交的二相絕對(duì)移相調(diào)制的合成,故QPSK信號(hào)的產(chǎn)生方法采用相位選擇法,如圖1所示。由圖1可知,四相載波發(fā)生器分別送出調(diào)相所需的4種不同相位的載波,即數(shù)字載波信號(hào)。按照串/并變換器輸出雙比特碼元的不同,邏輯選相電路輸出相應(yīng)相位的載波。雙比特碼元ab為00時(shí),輸出相位為0°的載波;ab為01時(shí),輸出相位為90°的載波;ab為10時(shí),輸出相位為180°的載波;ab為11時(shí),輸出相位為270°的載波。根據(jù)MPSK調(diào)制原理,設(shè)計(jì)模型如圖2所示。電路主要由分頻器和四選一開關(guān)等組成,分頻器對(duì)外部時(shí)鐘信號(hào)進(jìn)行分頻和計(jì)數(shù),并輸出4路頻率相同而相位不同的相干數(shù)字載波信號(hào);四選一開關(guān)是在基帶信號(hào)的控制下,對(duì)4路載波信號(hào)進(jìn)行選通,輸出數(shù)字QPSK信號(hào)。但這還不是真正的QPSK信號(hào),需要在FPGA器件外部加一個(gè)D/A變換器,將輸出轉(zhuǎn)換為模擬信號(hào)。如圖2所示,輸入時(shí)鐘信號(hào)clk及使能信號(hào)start,當(dāng)start為高電平時(shí)才進(jìn)行QPSK調(diào)制,輸入基帶信號(hào)x為01010110001101000000010。進(jìn)行串/并變換?；鶐盘?hào)x由一路信號(hào)變?yōu)閮陕凡⑿行盘?hào),變換后分別為a信號(hào)和b信號(hào),則ab信號(hào)構(gòu)成兩位并行信號(hào)yy,變換后的yy值如表1所示。時(shí)鐘信號(hào)進(jìn)入八分頻計(jì)數(shù)器q進(jìn)行分頻得到4種不同相位的載波。載波相位為0°、90°、180°、270°的4種載波,載波波形如表2所示。四選一開關(guān)根據(jù)信號(hào)yy值,選擇載波對(duì)應(yīng)相位進(jìn)行輸出,可得到已調(diào)信號(hào)y。如表2所示,當(dāng)yy值為“0”,選擇輸出對(duì)應(yīng)的載波f3;當(dāng)yy值為“1”,選擇輸出對(duì)應(yīng)的載波f2;當(dāng)yy值為“2”,選擇輸出3對(duì)應(yīng)的載波f1;當(dāng)yy值為“3”,選擇輸出對(duì)應(yīng)的載波f0,即最終選擇輸出的載波波形就構(gòu)成了調(diào)制信號(hào)y。當(dāng)start為高電平時(shí),進(jìn)行調(diào)制,仿真結(jié)果如圖3所示,選擇相位分別為0°,180°,180°,270°,0°,90°,180°,180°,0°,0°,0°。2mpsk解調(diào)電路四相絕對(duì)移相信號(hào)解調(diào)可以采用與2PSK信號(hào)相似的解調(diào)方法進(jìn)行解調(diào),即由兩個(gè)2PSK信號(hào)相干解調(diào)器構(gòu)成,其組成方框如圖4所示。由圖4可知,接收信號(hào)分別與兩個(gè)相互正交的載波進(jìn)行相乘后,得到的兩路信號(hào)分別通過低通濾波器濾掉高頻成分,再經(jīng)過抽樣判決器提高接收的可靠性,最終兩路信號(hào)經(jīng)過并/串變換后輸出基帶信號(hào)。這里并/串變換的作用與調(diào)制器中的串/并變換相反,它是用來將上下支路所得到的并行數(shù)據(jù)恢復(fù)成串行數(shù)據(jù)。根據(jù)解調(diào)原理,MPSK解調(diào)電路的VHDL模型如圖5所示,輸入時(shí)鐘信號(hào)clk及使能信號(hào)start,當(dāng)start為高電平時(shí)才進(jìn)行MPSK解調(diào),輸入已調(diào)信號(hào)x,設(shè)輸入相位為0°,180°,180°,270°,0°,90°,180°,180°,0°,0°,0°的載波波形,將一個(gè)信號(hào)周期分成4份,高電平權(quán)值分別為0、0、0、0,低電平權(quán)值分別1、1、2、3,如表3所示。如圖5所示,當(dāng)調(diào)制信號(hào)x為低電平時(shí),譯碼器1根據(jù)計(jì)數(shù)器q值,送入加法器xx相應(yīng)的數(shù)據(jù)。經(jīng)過反復(fù)的運(yùn)算后,當(dāng)q值為0和1時(shí),加法器xx再將運(yùn)算結(jié)果送到寄存器yy,如圖6所示。譯碼器2根據(jù)yy數(shù)據(jù)通過譯碼,輸出2位并行信號(hào)yyy。如表3所示,中間信號(hào)yy與yyy的關(guān)系為:5對(duì)應(yīng)“00”;3對(duì)應(yīng)“01”;2對(duì)應(yīng)“10”;4對(duì)應(yīng)“11”。并行信號(hào)yyy進(jìn)行并/串轉(zhuǎn)換后得到y(tǒng)值。最終實(shí)現(xiàn)了相位為0°的載波,對(duì)應(yīng)輸出y值為“00”;相位為90°的載波,對(duì)應(yīng)輸出y值為“01”;相位為180°的載波,對(duì)應(yīng)輸出y值為“10”;相位為270°的載波,對(duì)應(yīng)輸出y值為“11”。仿真結(jié)果如圖6所示,start信號(hào)為高電平時(shí)開始解調(diào)信號(hào),輸出結(jié)果(y)為01010110001101000000010。從調(diào)制解調(diào)器的仿真結(jié)果圖中可以看出,數(shù)字QPSK信號(hào)包絡(luò)恒定,相位連續(xù),具有模擬QPSK的特點(diǎn),且能通過解調(diào)輸出恢復(fù)出原有基帶信號(hào)。3fpga數(shù)字qpsk性能模擬系統(tǒng)的數(shù)值分析本文在傳統(tǒng)的QPSK系統(tǒng)的基礎(chǔ)上,設(shè)計(jì)了一個(gè)符合FPGA設(shè)計(jì)特點(diǎn)的,采用數(shù)字載波的QPSK(數(shù)字QPSK)模型,并對(duì)該模型運(yùn)用MAX7000系列的CPLD器件在主時(shí)鐘頻率為