(1.4.4)-3.7VHDL描述風格EDA技術

第3章EDA技術設計與應用精講3.7VHDL描述風格內容提要行為描述；數據流(寄存器傳輸)描述；結構描述。一、行為描述1．如果VHDL的結構體只描述了所希望電路的功能/行為，而沒有直接指明或涉及實現這些行為的硬件結構，則稱為行為描述。2．行為描述只表示輸入與輸出間轉換的行為，它不包含任何結構信息。3．行為描述主要使用函數、過程和進程語句，以算法形式描述數據的變換和傳送。4．對于產品開發(fā)或科研，對VHDL綜合器應作適當的選擇。5．應用舉例【例題1】帶異步復位功能的8位二進制加法計數器的行為描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYASYCNT8BISPORT(RESET,CLOCK:INSTD_LOGIC;Q8:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYASYCNT8B;ARCHITECTUREARTOFASYCNT8BISSIGNALS1:UNSIGNED(7DOWNTO0);BEGINPROCESS(CLOCK,RESET,S1)ISBEGINIFRESET='1'THENS1<=X"00";ELSIF(CLOCK='1'ANDCLOCK'EVENT)THENS1<=S1+1;ENDIF;ENDPROCESS;Q8<=STD_LOGIC_VECTOR(S1);ENDARCHITECTUREART;帶異步復位功能的8位二進制加法計數器行為描述語句--對加法器計數時鐘信號的觸發(fā)要求作了明確而詳細的描述，對時鐘信號特定的行為方式所能產生的信息后果作了準確的定位。圖1例題1程序的硬件實現電路圖例題1的程序，不存在任何與硬件選擇相關的語句，也不存在任何有關硬件內部連線方面的語句。整個程序中，從表面上看不出是否引入寄存器方面的信息，或是使用組合邏輯還是時序邏輯方面的信息，只是對所設計的電路系統(tǒng)的行為功能作了描述，不涉及任何具體器件方面的內容。這就是所謂的行為描述風格。二、數據流描述1．數據流描述（RTL描述）：以規(guī)定設計中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯，也就是以類似于寄存器傳輸級的方式描述數據的傳輸和變換，可看成是，隨著數據的不斷輸入，數據不斷地從特定設計中流出。2．數據流描述主要使用并行的信號賦值語句，既顯式表示了該設計單元的行為，又隱含了該設計單元的結構。3．應用舉例【例題2】一位全加器的數據流描述。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDER1BISPORT(AIN,BIN,CIN:INSTD_LOGIC;SUM,COUT:OUTSTD_LOGIC);ENDENTITYADDER1B;ARCHITECTUREARTOFADDER1BISBEGINSUM<=AINXORBINXORCIN;COUT<=(AINANDBIN)OR(AINANDCIN)OR(BINANDCIN);ENDARCHITECTUREART;圖2例題2程序的RTL圖該描述不涉及時鐘，是組合邏輯。總的運行的狀態(tài)，可看成是隨著數據的流入（輸入的變化），輸出數據也不斷地變化。三、結構描述1．所謂結構描述，是指描述該設計單元的硬件結構，即該硬件是如何構成的。2．它主要使用元件例化語句及配置語句來描述元件的類型及元件的互連關系。3．結構描述建模步驟：(1)元件說明：描述局部接口；(2)元件例化：相對于其他元件放置元件；(3)元件配置：指定多結構元件所用的結構體?！纠}3】1位全加器的結構體描述。本例首先分別使用數據流方式描述了或門模塊MYOR2.VHD和半加器模塊H_ADDER.VHD，再使用結構描述方式描述了一個1位全加器。圖31位全加器邏輯原理圖--F_ADDER.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDERISPORT(AIN,BIN,CIN:INSTD_LOGIC;SUM,COUT:OUTSTD_LOGIC);ENDENTITYF_ADDER;ARCHITECTUREART3OFH_ADDERISCOMPONENTH_ADDERISPORT(A,B:INSTD_LOGIC;SO,CO:OUTSTD_LOGIC);ENDCOMPONENTH_ADDER;COMPONENTMYOR2ISPORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDCOMPONENTMYOR2;SIGNALS1,S2,S3:STD_LOGIC;BEGINU1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>S1,SO=>S2);U2:H_ADDERPORTMAP(A=>S2,B=>CIN,SO=>SUM,CO=>S3);U3:MYOR2PORTMAP(A=>S1,B=>S3,C=>COUT);ENDARCHITECTUREART3;端口映射方式是名字關聯(lián)方式圖31位全加器邏輯原理圖總結：VHDL程序有行為描述，數據流描述和結構描述三種描述風格，每種風格都有自己的優(yōu)勢；其中行為描述的抽象程度最高，最能體現VHDL描述高層次結構和系統(tǒng)的能力，它是