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文檔簡介

半加器、全加器、串行進(jìn)位加法器以及超前進(jìn)位加法器實(shí)驗(yàn)原理一位半加器A和B異或產(chǎn)生和Sum，與產(chǎn)生進(jìn)位C一位全加器將一位半加器集成封裝為halfadder元件，使用兩個半加器構(gòu)成一位的全加器3.4位串行進(jìn)位加法器將一位全加器集成封裝為Fulladder元件，使用四個構(gòu)成串行進(jìn)位加法器4.超前進(jìn)位加法器（4位）⑴AddBlock產(chǎn)生并行進(jìn)位鏈中的ti(即Cthis)和di（即Cpass），以及本位結(jié)果Sum⑵進(jìn)位鏈（Cmaker）四位一組并行進(jìn)位鏈，假設(shè)與或非門的級延遲時間為1.5ty，與非門的延遲時間為1ty，在di和ti產(chǎn)生之后，只需2.5ty就可產(chǎn)生所有全部進(jìn)位⑶超前進(jìn)位加法器將以上二者結(jié)合起來即可完成，A和B各位作為各個AddBlock的輸入，低一位的進(jìn)位Ci-1作為本位AddBlock的C-1的輸入。各個AddBlock輸出的C_this和C_pass作為對應(yīng)的Cmaker的thisi和passi的輸入。實(shí)驗(yàn)器材QuartusII仿真軟件，實(shí)驗(yàn)箱實(shí)驗(yàn)結(jié)果1.串行進(jìn)位加法器結(jié)果2.超前進(jìn)位加法器結(jié)果實(shí)驗(yàn)結(jié)果分析實(shí)驗(yàn)仿真結(jié)果顯示串行加法器比超前進(jìn)位加法器快，部分原因應(yīng)該是電路結(jié)構(gòu)優(yōu)化不到位。另外由于計算的位數(shù)比較少，超前進(jìn)位加法鏈結(jié)構(gòu)較復(fù)雜，所以優(yōu)勢沒體現(xiàn)出來，反倒運(yùn)作的更慢一點(diǎn)。當(dāng)位數(shù)增加的時候，超前進(jìn)位加法器會比串行的更快。波形穩(wěn)定之前出現(xiàn)上下波動，應(yīng)該與“競爭冒險”出現(xiàn)的情況類似，門的延遲和路徑的不同導(dǎo)致了信號變化時到達(dá)的時間有先有后，因此在最終結(jié)果形成前

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