第1章 EDA設(shè)計(jì)導(dǎo)論

EDA原理及應(yīng)用何賓2008.09E-mail:hebin@課程進(jìn)度安排：56學(xué)時(shí)（課堂教學(xué)40學(xué)時(shí)，上機(jī)實(shí)驗(yàn)16學(xué)時(shí)）課堂教學(xué)內(nèi)容：第1章-EDA設(shè)計(jì)導(dǎo)論第2章-可編程邏輯器件設(shè)計(jì)方法第3章-VHDL語言基礎(chǔ)第4章-數(shù)字邏輯單元設(shè)計(jì)第5章-VHDL高級設(shè)計(jì)技術(shù)第6章-基于HDL和原理圖的設(shè)計(jì)輸入第7章-設(shè)計(jì)綜合和行為仿真第8章-設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真第9章-設(shè)計(jì)下載和調(diào)試第10章-設(shè)計(jì)示例（數(shù)字鐘、UART、數(shù)字電壓表）2課程教材

《EDA原理及應(yīng)用》何賓編著清華大學(xué)出版社,2009.05《EDA原理及應(yīng)用實(shí)驗(yàn)教程》何賓編著清華大學(xué)出版社,2009.05

3第一章EDA設(shè)計(jì)導(dǎo)論-主要內(nèi)容EDA技術(shù)綜述；

EDA技術(shù)發(fā)展歷史、EDA技術(shù)涵義、EDA技術(shù)主要內(nèi)容；PLD設(shè)計(jì)方法學(xué)；在PLD設(shè)計(jì)方法學(xué)部分，介紹了PLD設(shè)計(jì)概論、PLD設(shè)計(jì)流程、SOPC設(shè)計(jì)流程；HDL硬件描述語言介紹了HDL硬件描述語言概念、HDL語言特點(diǎn)和比較、HDL語言最新發(fā)展。4第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)綜述EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了三個(gè)發(fā)展階段：1、計(jì)算機(jī)輔助設(shè)計(jì)(CAD)2、計(jì)算機(jī)輔助工程設(shè)計(jì)(CAE)3、電子設(shè)計(jì)自動(dòng)化(EDA)5第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)綜述1、計(jì)算機(jī)輔助設(shè)計(jì)(CAD)隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級階段。初級階段的硬件設(shè)計(jì)大量選用中小規(guī)模標(biāo)準(zhǔn)集成電路。在此階段，人們開始將產(chǎn)品設(shè)計(jì)過程中高度重復(fù)性的繁雜勞動(dòng)，如布圖布線工作，用二維圖形編輯與分析的CAD工具替代，最具代表性的產(chǎn)品就是美國ACCEL公司開發(fā)的Tango布線軟件。20世紀(jì)70年代，是EDA技術(shù)發(fā)展初期，由于PCB布圖布線工具受到計(jì)算機(jī)工作平臺的制約，其支持的設(shè)計(jì)工作有限且性能比較差。62、計(jì)算機(jī)輔助工程（CAE）隨著微電子工藝的發(fā)展，相繼出現(xiàn)了集成上萬只晶體管的微處理器、集成幾十萬直到上百萬儲存單元的隨機(jī)存儲器和只讀存儲器。此外，支持定制單元電路設(shè)計(jì)的硅編輯、掩膜編程的門陣列，如標(biāo)準(zhǔn)單元的半定制設(shè)計(jì)方法以及可編程邏輯器件(PAL和GAL)等一系列微結(jié)構(gòu)和微電子學(xué)的研究成果都為電子系統(tǒng)的設(shè)計(jì)提供了新天地。因此，可以用少數(shù)幾種通用的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)。第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)綜述7第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)綜述20世紀(jì)80年代初，推出的EDA工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。到了20世紀(jì)80年代后期，EDA工具已經(jīng)可以進(jìn)行設(shè)計(jì)描述、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證，CAE階段的EDA工具不僅為成功開發(fā)電子產(chǎn)品創(chuàng)造了有利條件，而且為高級設(shè)計(jì)人員的創(chuàng)造性勞動(dòng)提供了方便。但是，大部分從原理圖出發(fā)的EDA工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計(jì)要求，而具體化的元件圖形制約著優(yōu)化設(shè)計(jì)。8第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)綜述3、電子系統(tǒng)設(shè)計(jì)自動(dòng)化階段微電子技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展，使得微電子廠家可以為用戶提供各種規(guī)模的可編程邏輯器件，設(shè)計(jì)者通過設(shè)計(jì)芯片實(shí)現(xiàn)電子系統(tǒng)功能。EDA工具的發(fā)展，又為設(shè)計(jì)師提供了全線EDA工具。這個(gè)階段發(fā)展起來的EDA工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)由工具來完成。由于電子技術(shù)和EDA工具的發(fā)展，設(shè)計(jì)師可以在不太長的時(shí)間內(nèi)使用EDA工具，通過一些簡單標(biāo)準(zhǔn)化的設(shè)計(jì)過程，利用微電子廠家提供的設(shè)計(jì)庫來完成數(shù)萬門ASIC和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。9第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)綜述

硬件描述語言HDL的出現(xiàn)是這個(gè)階段最重要的成果，由于HDL語言的出現(xiàn)使得EDA設(shè)計(jì)進(jìn)入到抽象描述的設(shè)計(jì)層次。21世紀(jì)開始，隨著微電子技術(shù)的進(jìn)一步發(fā)展，EDA設(shè)計(jì)進(jìn)入了更高的階段，即片上系統(tǒng)設(shè)計(jì)（SOPC，SystemOnProgrammableChip）階段，在這個(gè)階段，可編程邏輯器件內(nèi)集成了數(shù)字信號處理器的內(nèi)核、微處理器的內(nèi)核等，使得可編程邏輯器件不再只是完成復(fù)雜的邏輯功能，而是具有了強(qiáng)大的信號處理和控制功能。SOPC技術(shù)的進(jìn)一步發(fā)展必將給電子系統(tǒng)的設(shè)計(jì)帶來一場深刻的變革。

10第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)涵義EDA技術(shù)包括狹義EDA技術(shù)和廣義EDA技術(shù)。狹義EDA技術(shù)，就是指以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。

11第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)涵義

廣義EDA技術(shù)，是通過計(jì)算機(jī)及其電子系統(tǒng)的輔助分析和設(shè)計(jì)軟件，完成電子系統(tǒng)某一部分的設(shè)計(jì)過程。因此，廣義EDA技術(shù)除了包含狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)(如PSPICE，EWB，MATLAB等)，印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL，ORCAD等)和其它高頻和射頻設(shè)計(jì)和分析的工具等。12第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)涵義

EDA技術(shù)的共同特點(diǎn)：1、通過使用相應(yīng)的電路分析和設(shè)計(jì)軟件，完成電子系統(tǒng)某部分的設(shè)計(jì)；2、在電子系統(tǒng)設(shè)計(jì)中所使用的EDA軟件基本都符合自頂向下的設(shè)計(jì)流程的理念；3、使用EDA軟件設(shè)計(jì)電子系統(tǒng)，都需要分工設(shè)計(jì)，團(tuán)體協(xié)作；4、使用EDA軟件設(shè)計(jì)電子系統(tǒng)，提高了設(shè)計(jì)的效率，縮短了設(shè)計(jì)周期；5、使用EDA軟件設(shè)計(jì)電子系統(tǒng)，采用了模塊化和層次化的設(shè)計(jì)方法；6、大多數(shù)EDA軟件都具有仿真和模擬功能；13第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容

基于狹義EDA技術(shù)進(jìn)行可編程邏輯器件的設(shè)計(jì)應(yīng)掌握以下幾個(gè)方面的內(nèi)容：１、大規(guī)?？删幊踢壿嬈骷≒LD），PLD是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體；２、硬件描述語言（HDL），HDL語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段；３、EDA設(shè)計(jì)軟件(EDAS,)，EDA設(shè)計(jì)軟件是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的自動(dòng)化設(shè)計(jì)工具；４、相關(guān)的硬件平臺，硬件平臺是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具；14第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容１、大規(guī)模可編程邏輯器件（PLD）現(xiàn)在所說的PLD器件一般包含現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。由于PLD的集成規(guī)模非常大，因此可利用先進(jìn)的EDA工具進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用器件的硬件結(jié)構(gòu)無關(guān)，因而設(shè)計(jì)開發(fā)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性。與ASIC設(shè)計(jì)相比，PLD顯著的優(yōu)勢是開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場適應(yīng)能力強(qiáng)和硬件升級回旋余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中達(dá)到充分檢驗(yàn)的VHDL設(shè)計(jì)迅速實(shí)現(xiàn)ASIC投產(chǎn)。15第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容2、硬件描述語言常用硬件描述語言有VHDL、Verilog和ABEL語言。VHDL起源于美國國防部的VHSIC，Verilog起源于集成電路的設(shè)計(jì)，ABEL則來源于可編程邏輯器件的設(shè)計(jì)。下面從使用方面對這三種語言進(jìn)行簡要的對比：(1)邏輯描述層次：一般的硬件描述語言可以在三個(gè)層次上進(jìn)行電路描述，其層次由高到低依次可分為行為級、RTL級和門電路級。VHDL語言是一種高級描述語言，適用于行為級和RTL級的描述，最適于描述電路的行為；Verilog語言和ABEL語言是一種較低級的描述語言，適用于RTL級和門電路級的描述，最適于描述門級電路。16第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容(2)設(shè)計(jì)要求：VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做的工作較少；Verilog和ABEL語言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)需了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者需做大量的工作。(3)綜合過程：任何一種語言源程序，最終都要轉(zhuǎn)換成門電路級才能被布線器或適配器所接受。因此，VHDL語言源程序的綜合通常要經(jīng)過行為級→RTL級→門電路級的轉(zhuǎn)化，VHDL幾乎不能直接控制門電路的生成。而Verilog語言和ABEL語言源程序的綜合過程要稍簡單，即經(jīng)過RTL級→門電路級的轉(zhuǎn)化，易于控制電路資源。17第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容(4)對綜合器的要求：VHDL描述語言層次較高，不易控制底層電路，因而對綜合器的性能要求較高，Verilog和ABEL對綜合器的性能要求較低。18第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容

(5)支持的EDA工具：支持VHDL和Verilog的EDA工具很多，但支持ABEL的綜合器僅僅Dataio一家。(6)國際化程度：VHDL和Verilog已成為IEEE標(biāo)準(zhǔn)，而ABEL正朝國際化標(biāo)準(zhǔn)努力。在新世紀(jì)中，VHDL與Verilog語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。19第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容3、軟件開發(fā)工具基于高復(fù)雜度PLD器件的開發(fā)，在很大程度上要依靠EDA軟件完成。PLD的EDA工具以計(jì)算機(jī)軟件為主，將典型的單元電路封裝起來形成固定模塊并形成標(biāo)準(zhǔn)的硬件開發(fā)語言（如HDL語言）供設(shè)計(jì)人員使用。PLD開發(fā)軟件需要自動(dòng)地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。20第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容綜合器的功能就是將設(shè)計(jì)者在EDA平臺上完成的針對某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合。本書中主要是基于Xilinx的ISE９.2EDA軟件工具21第一章EDA設(shè)計(jì)導(dǎo)論-EDA技術(shù)內(nèi)容４、硬件開發(fā)平臺硬件開發(fā)平臺提供芯片下載電路及EDA實(shí)驗(yàn)/開發(fā)的外圍資源，以供硬件驗(yàn)證用。硬件開發(fā)平臺一般包括：１）實(shí)驗(yàn)或開發(fā)所需的各類基本信號發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等；２）PLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等；３）監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”；４）目標(biāo)芯片適配座以及上面的FPGA/CPLD目標(biāo)芯片和編程下載電路。22第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)方法

設(shè)計(jì)已經(jīng)從傳統(tǒng)的自下而上的方法，轉(zhuǎn)變成自上而下的設(shè)計(jì)方法。傳統(tǒng)上的設(shè)計(jì)方法是自下而上的設(shè)計(jì)方法，是以固定功能元件為基礎(chǔ)，基于電路板的設(shè)計(jì)方法。系統(tǒng)調(diào)試、測試與性能分析完整系統(tǒng)構(gòu)成電路板設(shè)計(jì)固定功能元件系統(tǒng)功能需求圖1.1傳統(tǒng)設(shè)計(jì)方法23第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)方法這種設(shè)計(jì)方法有下面的缺點(diǎn)：設(shè)計(jì)依賴于設(shè)計(jì)人員的經(jīng)驗(yàn)。設(shè)計(jì)依賴于現(xiàn)有的通用元器件。設(shè)計(jì)后期的仿真不易實(shí)現(xiàn)，并且調(diào)試復(fù)雜。設(shè)計(jì)實(shí)現(xiàn)周期長，靈活性差，耗時(shí)耗力，效率低下。24第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)流程設(shè)計(jì)目標(biāo)設(shè)計(jì)輸入設(shè)計(jì)綜合翻譯、映射和布局布線時(shí)序仿真系統(tǒng)驗(yàn)證系統(tǒng)產(chǎn)品原理圖輸入,文本輸入(包括器件選擇、元件庫的建立、原理圖或狀態(tài)機(jī)設(shè)計(jì)、VHDL語言設(shè)計(jì)）1、網(wǎng)表轉(zhuǎn)換2、映射3、布局布線4、產(chǎn)生時(shí)序數(shù)據(jù)5、產(chǎn)生配置文件配置文件加載后，用示波器、邏輯分析儀、軟件程序觀察行為仿真25第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)流程1、設(shè)計(jì)目標(biāo)

在系統(tǒng)設(shè)計(jì)之前，首先要進(jìn)行的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA芯片選擇等準(zhǔn)備工作。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標(biāo)和復(fù)雜度，對工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計(jì)方案和合適的器件類型。一般都采用自頂向下的設(shè)計(jì)方法，把系統(tǒng)分成若干個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接使用EDA元件庫為止。26第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)流程

2、設(shè)計(jì)輸入

設(shè)計(jì)輸入是將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并輸入EDA工具的過程。常用的方法有硬件描述語言（HDL）和原理圖輸入方法等。原理圖輸入方式是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫中調(diào)出來，畫出原理圖。這種方法雖然直觀并易于仿真，但效率很低，且不易維護(hù)。更主要的缺點(diǎn)是可移植性差。27第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)流程目前，在實(shí)際開發(fā)中應(yīng)用最廣的就是HDL語言輸入法，利用文本描述設(shè)計(jì)，主要使用行為HDL，其主流語言是VerilogHDL和VHDL。28第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)流程

3、功能仿真

功能仿真，也稱為前仿真，是在編譯之前對用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒有延遲信息，僅對初步的功能進(jìn)行檢測。仿真前，要先利用波形編輯器和HDL等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報(bào)告文件和輸出信號波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號的變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。29第一章EDA設(shè)計(jì)導(dǎo)論-PLD設(shè)計(jì)流程

常用的工具有ModelTech公司的ModelSim、Sysnopsys公司的VCS和