第5章 門電路與組合邏輯電路

第5章門電路與組合邏輯電路5.2邏輯門電路5.3邏輯代數(shù)5.1數(shù)字信號(hào)與數(shù)制5.6數(shù)據(jù)選擇器與數(shù)據(jù)分配器*5.5編碼器與譯碼器5.4組合邏輯電路分析與設(shè)計(jì)5.7可編程邏輯器件*本章要求1.掌握基本門電路的邏輯功能、邏輯符號(hào)、真值表和邏輯表達(dá)式。了解TTL門電路、CMOS門電路的特點(diǎn)。2.會(huì)用邏輯代數(shù)基本運(yùn)算法則、卡諾圖化簡(jiǎn)邏輯函數(shù)。

3.會(huì)分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路。4.理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能.5.學(xué)會(huì)數(shù)字集成電路的使用方法。電子電路中的信號(hào)分為模擬信號(hào)、數(shù)字信號(hào)兩種。模擬信號(hào)：在時(shí)間和數(shù)值上連續(xù)變化的信號(hào)。模擬電路：處理模擬信號(hào)的電路。如整流電路、放大電路等。在模擬電路中，晶體管通常工作在放大區(qū)。模擬電路研究?jī)?nèi)容：輸入、輸出信號(hào)間的大小及相位關(guān)系。數(shù)字信號(hào)：在時(shí)間和數(shù)值上離散變化的信號(hào)。數(shù)字電路：處理數(shù)字信號(hào)的電路。在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開(kāi)關(guān)的作用。數(shù)字電路研究?jī)?nèi)容：輸入、輸出信號(hào)之間的邏輯關(guān)系。數(shù)字信號(hào)優(yōu)點(diǎn)：便于存儲(chǔ)和傳輸，且不易失真，廣泛應(yīng)用在各種電子設(shè)備中。計(jì)算機(jī)、互聯(lián)網(wǎng)、云計(jì)算等都是以數(shù)字信號(hào)處理電路為基礎(chǔ)。

5.1數(shù)字信號(hào)與數(shù)制5.1.1數(shù)字信號(hào)數(shù)字信號(hào)有多種，常見(jiàn)的是矩形波脈沖信號(hào)。數(shù)字信號(hào)兩種狀態(tài)：低電平（電位）、高電平（電位），分別用數(shù)字0、1表示。實(shí)際矩形波的上升沿和下降沿并不是很陡峭。上升沿下降沿01實(shí)際矩形波的主要參數(shù)：（1）脈沖幅度Um：脈沖波形的最大值。（2）脈沖周期T：相鄰兩個(gè)脈沖信號(hào)上升沿（或下降沿）上，脈沖幅度10%的兩點(diǎn)之間的時(shí)間間隔。（3）脈沖上升時(shí)間tr：脈沖幅度從10%上升到90%所用時(shí)間。（4）脈沖下降時(shí)間tf：脈沖幅度從90%下降到10%所用時(shí)間。（5）脈沖寬度tp：脈沖信號(hào)從上升沿的50%到下降沿的50%所用的時(shí)間。上升沿下降沿01特點(diǎn)：有0~9共10個(gè)數(shù)碼，逢10進(jìn)1，第n位數(shù)的位權(quán)是10n-1。常用的計(jì)數(shù)方式。

365=3×102+6×101+5×100

14.1.2數(shù)制1.十進(jìn)制數(shù)的特點(diǎn)特點(diǎn)：有0、1共2個(gè)數(shù)碼，逢2進(jìn)1，第n位數(shù)的位權(quán)是2n-1。（1101）2=1×23+1×22+0×21+1×20=8+4+0+1=13除十進(jìn)制數(shù)以外，其他各種進(jìn)制的數(shù)加一個(gè)括號(hào)表示，并且在右下角寫(xiě)上它的進(jìn)制數(shù)，以防止各種進(jìn)制之間混淆。

2.二進(jìn)制數(shù)的特點(diǎn)特點(diǎn)：有0~9、A~F共16個(gè)字符，逢16進(jìn)1，第n位數(shù)的位權(quán)是16n-1。(F2A)16=15×162+2×161+10×160=3840+32+10=38823.十六進(jìn)制數(shù)的特點(diǎn)特點(diǎn)：有0~（N-1）共N個(gè)字符，逢N進(jìn)1。其他進(jìn)制的數(shù)制也經(jīng)常使用，如鐘表中使用12進(jìn)制、24進(jìn)制、60進(jìn)制等。4.N進(jìn)制（任意進(jìn)制）數(shù)的特點(diǎn)

5.2邏輯門電路“門”具有開(kāi)、關(guān)兩種狀態(tài)，門電路：具有開(kāi)關(guān)性質(zhì)的電路，數(shù)字電路中最基本的單元。在一定條件下允許信號(hào)通過(guò)，條件不滿足，信號(hào)不能通過(guò)。門電路中的輸入與輸出信號(hào)之間符合一定的邏輯關(guān)系（因果關(guān)系），所以門電路又稱為邏輯門電路?；具壿嬮T電路：與門、或門、非門等。5.2.1基本邏輯門電路如果把開(kāi)關(guān)閉合作為條件，燈亮作為結(jié)果，則只有開(kāi)關(guān)A和B都閉合時(shí)，燈Y才會(huì)亮。與邏輯：決定某個(gè)結(jié)果的所有條件都成立，結(jié)果才能發(fā)生。把開(kāi)關(guān)的斷開(kāi)、閉合兩種狀態(tài)分別用0、1表示，把燈的滅、亮兩種狀態(tài)亦分別用0、1來(lái)表示。1.與邏輯及與門電路邏輯狀態(tài)表（真值表）000101110100ABY邏輯功能：有0出0，全1出1。邏輯表達(dá)式：Y=AB

與運(yùn)算，邏輯乘法與邏輯的運(yùn)算規(guī)則：二極管和電阻構(gòu)成的與門電路：A、B—輸入端，Y—輸出端。0V3VVA=VB=0V：VD1、VD2均導(dǎo)通，VY=0V；VA=3V，VB=0V：VD2優(yōu)先導(dǎo)通，VY=0V；VA=VB=3V：VD1、VD2均導(dǎo)通，VY=3V。將電路中的高電位和低電位分別用高電平1和低電平0表示邏輯符號(hào)：000101110100ABY集成與門電路：TTL（Transistor-TransistorLogic，晶體管-晶體管邏輯）、CMOS（ComplementaryMetalOxideSemiconductor，互補(bǔ)金屬氧化物半導(dǎo)體）。內(nèi)部都包含4個(gè)具有兩個(gè)輸入端的與門電路，引腳功能不同。TTL集成電路：UCC端接電源正極，GND是接地端。CMOS集成電路：UDD端接電源正極，USS端接電源負(fù)極（通常接地）。74LS08CD4081例1兩輸入與門電路，已知輸入信號(hào)波形，畫(huà)輸出信號(hào)波形。解：如果把開(kāi)關(guān)閉合作為條件，燈亮作為結(jié)果，則只要開(kāi)關(guān)A和B有一個(gè)閉合，燈Y就會(huì)亮?；蜻壿嫞簺Q定某個(gè)結(jié)果的條件中只要一個(gè)或幾個(gè)成立，結(jié)果就能發(fā)生。把開(kāi)關(guān)的斷開(kāi)、閉合兩種狀態(tài)分別用0、1表示，把燈的滅、亮兩種狀態(tài)亦分別用0、1來(lái)表示。2.或邏輯及或門電路邏輯狀態(tài)表（真值表）000111110110ABY邏輯功能：有1出1，全0出0。邏輯表達(dá)式：Y=A+B

或運(yùn)算，邏輯加法或邏輯的運(yùn)算規(guī)則：二極管和電阻構(gòu)成的或門電路：A、B—輸入端，Y—輸出端。0V3VVA=VB=0V：VD1、VD2均導(dǎo)通，VY=0V；VA=3V，VB=0V：VD1優(yōu)先導(dǎo)通，VY=3V；VA=VB=3V：VD1、VD2均導(dǎo)通，VY=3V。將電路中的高電位和低電位分別用高電平1和低電平0表示邏輯符號(hào)：000111110110ABY集成或門電路：TTL：74LS32，內(nèi)部包含4個(gè)具有兩個(gè)輸入端的或門電路。CMOS：CD4071，兩輸入的4或門。例2兩輸入或門電路，已知輸入信號(hào)波形，畫(huà)輸出信號(hào)波形。解：3.非邏輯及非門電路開(kāi)關(guān)A斷開(kāi)，燈Y亮；開(kāi)關(guān)A閉合，燈Y滅。非邏輯：當(dāng)決定某個(gè)結(jié)果的條件成立，結(jié)果就不發(fā)生；而條件不成立，結(jié)果一定發(fā)生。把開(kāi)關(guān)的斷開(kāi)、閉合兩種狀態(tài)分別用0、1表示，把燈的滅、亮兩種狀態(tài)亦分別用0、1來(lái)表示。邏輯狀態(tài)表（真值表）1010AY邏輯功能：入0出1，入1出0。邏輯表達(dá)式：非運(yùn)算，邏輯求反運(yùn)算規(guī)則：晶體管構(gòu)成的非門電路：A—輸入端，Y—輸出端?！?”“0”VT工作在開(kāi)關(guān)狀態(tài)。VA=0V（“0”）：VT截止，UCE≈UCC，VY=“1”；VA=3V（“1”）：VT飽和導(dǎo)通，UCE≈0V，VY=“0”。邏輯符號(hào)：集成非門電路：TTL：74LS04，內(nèi)部包含6個(gè)非門電路。CMOS：CD4069，6個(gè)非門，電源電壓不同

。例3非門電路，已知輸入信號(hào)波形，畫(huà)輸出信號(hào)波形。解：5.2.2復(fù)合邏輯門電路將與、或、非等基本邏輯運(yùn)算組合起來(lái)，就構(gòu)成復(fù)合邏輯，相應(yīng)的門電路稱為復(fù)合邏輯門電路。常用復(fù)合邏輯門電路：與非門、或非門、與或非門、異或門、同或門等1.與非門電路先對(duì)輸入變量進(jìn)行與運(yùn)算，再對(duì)其結(jié)果進(jìn)行非運(yùn)算。兩個(gè)輸入變量的與非邏輯表達(dá)式：邏輯符號(hào)：邏輯功能：有0出1，全1出0邏輯狀態(tài)表（真值表）000111100111ABY集成與非門電路：TTL：74LS00，含4個(gè)兩輸入與非門。CMOS：CD4011，含4個(gè)兩輸入與非門。例4兩輸入與非門電路，畫(huà)輸出信號(hào)波形。解：2.或非門電路先對(duì)輸入變量進(jìn)行或運(yùn)算，再進(jìn)行非運(yùn)算。兩個(gè)輸入變量的或非邏輯表達(dá)式：邏輯符號(hào)：邏輯功能：有1出0，全0出1邏輯狀態(tài)表（真值表）000101100101ABY集成或非門電路：CMOS：CD4001，含4個(gè)兩輸入或非門。

TTL：74LS02、74LS28，含4個(gè)兩輸入或非門。例5兩輸入或非門電路，已知輸入信號(hào)波形，畫(huà)輸出信號(hào)波形。解：結(jié)論：與門、與非門、或門、或非門電路的控制作用與門與非門或門或非門信號(hào)輸入端控制端控制端為高電平時(shí)：與門、與非門開(kāi)門；控制端為低電平時(shí)：與門、與非門關(guān)門?？刂贫藶榈碗娖綍r(shí)：或門、或非門開(kāi)門；控制端為高電平時(shí)：或門、或非門關(guān)門。3.與或非門電路與運(yùn)算和或非運(yùn)算的組合，先對(duì)輸入變量A、B和C、D分別進(jìn)行與運(yùn)算，再對(duì)運(yùn)算的結(jié)果進(jìn)行或非運(yùn)算。邏輯表達(dá)式：邏輯符號(hào)：集成與或非門：TTL：74LS51，CMOS：CD4085。4.異或門邏輯表達(dá)式：邏輯符號(hào)：邏輯表達(dá)式：邏輯符號(hào)：5.同或門邏輯狀態(tài)表（真值表）001010ABY=A⊕BY=A⊙B0110111001邏輯功能：相同出0，相異出1邏輯功能：相異出0，相同出16.三態(tài)輸出與非門（三態(tài)門）三種輸出狀態(tài)：低電平、高電平、高阻狀態(tài)。高阻狀態(tài)（開(kāi)路狀態(tài)）：輸出端與外界成開(kāi)路狀態(tài)。邏輯符號(hào)：控制端，高電平有效控制端，低電平有效

0高阻0

0

1

1

0

1

11

1

0

111

1

10ABENY

1高阻0

0

0

1

0

1

01

1

0

011

1

00ABENY用途：用一條數(shù)據(jù)總線分時(shí)傳輸數(shù)據(jù)。減少數(shù)據(jù)總線的數(shù)目，廣泛用于計(jì)算機(jī)中。多個(gè)三態(tài)門連接到一條數(shù)據(jù)總線上，在某一段時(shí)間內(nèi)，只讓某一個(gè)三態(tài)門與總線接通，傳輸數(shù)據(jù)，其余三態(tài)門處于高阻狀態(tài)，與總線斷開(kāi)。多個(gè)三態(tài)門輪流與總線接通，既能實(shí)現(xiàn)數(shù)據(jù)傳輸，又不會(huì)相互干擾?！?”“0”“0”5.2.3集成門電路的參數(shù)及應(yīng)用常用的集成門電路主要是TTL門電路、CMOS門電路。TTL門電路：主要由晶體管和電阻組成。常用的TTL門電路：54/74LS××系列、54/74ALS××系列等。54系列：軍品（用），74系列：民品（商用）；LS：低功耗肖特基系列，ALS：先進(jìn)低功耗肖特基系列。集成TTL門電路的電源電壓：+5V。CMOS門電路：CD4000系列、74HC××系列、74HCT××系列等。CD4000系列：電源電壓3~18V，國(guó)內(nèi)產(chǎn)品為CC4000系列；74HC××系列：與相同型號(hào)的TTL集成電路具有相同的功能，電源電壓是2~6V；74HCT××系列：與相同型號(hào)的TTL集成電路具有相同的功能，電源電壓是4.5~5.5V，與TTL電路兼容，便于互換。1.集成門電路的型號(hào)簡(jiǎn)介集成門電路的參數(shù)很多，應(yīng)用時(shí)要參考生產(chǎn)廠家的產(chǎn)品手冊(cè)。下面僅舉出幾個(gè)反映與非門性能的主要參數(shù)。（1）輸出高電平UOH和輸出低電平UOL

UOH：一個(gè)或幾個(gè)輸入端為低電平時(shí)，與非門輸出高電平的值。對(duì)于TTL門電路，典型值為3.6V，最小值為2.4V；對(duì)于CMOS門電路，接近電源電壓UDD。UOL：輸入端全為高電平時(shí)，與非門輸出低電平的值。對(duì)于TTL門電路，典型值為0.3V，最大值為0.4V；對(duì)于CMOS門電路，接近0V。（2）扇出系數(shù)NO

一個(gè)與非門帶同類門電路的最大數(shù)目，表示帶負(fù)載能力。對(duì)于TTL與非門，NO≥8；對(duì)于CMOS門電路，可以帶無(wú)限多個(gè)同類門電路。2.集成門電路的主要參數(shù)（3）平均傳輸延遲時(shí)間tpd

與非門輸入端加一個(gè)脈沖電壓，輸出端脈沖電壓有一定的延遲。50%50%上升延遲時(shí)間tpd1下降延遲時(shí)間tpd2

TTL的tpd

約在10ns~40ns，此值愈小愈好。輸入波形uI輸出波形uO（1）多余輸入端的處理使用時(shí)，集成門電路多余的輸入端不能懸空，否則易引進(jìn)干擾。與門、與非門多余的輸入端：與其他輸入端并聯(lián)或接電源，或門、或非門多余的輸入端：接地。（2）CMOS門電路的柵極具有很高的輸入阻抗，很容易因靜電感應(yīng)而擊穿。焊接時(shí)電鉻鐵必須接地，最好是切斷電源利用余熱進(jìn)行焊接。測(cè)試時(shí)所用儀器、儀表都要接地。3.集成門電路使用中注意的問(wèn)題

5.3邏輯代數(shù)邏輯代數(shù)（布爾代數(shù)）：由英國(guó)數(shù)學(xué)家喬治·布爾1849年提出，分析數(shù)字電路的數(shù)學(xué)工具。分析數(shù)字電路時(shí)，輸入信號(hào)和輸出信號(hào)用變量表示，變量的取值只有0和1兩種，用于表示電路的低電平和高電平。邏輯表達(dá)式或邏輯函數(shù)：用數(shù)學(xué)公式表示輸出變量與輸入變量之間的關(guān)系。不研究變量之間的數(shù)值關(guān)系，研究其邏輯關(guān)系。輸入變量：A、、B、、C、等輸出變量：Y、原變量：A、B、C、Y反變量：、、、正邏輯：0表示低電平、1表示高電平；反之，為負(fù)邏輯。5.3.1基本運(yùn)算法則5.3.2基本定律交換律結(jié)合律分配律吸收律反演律（摩根定律）對(duì)偶式例1用公式法證明：（1）；（2）。證：（1）（2）由分配律例2用列真值表法證明反演律。證：110011111100AB000110111110010000005.3.3邏輯函數(shù)的化簡(jiǎn)在邏輯電路設(shè)計(jì)中，同一邏輯功能可以用不同的邏輯電路來(lái)實(shí)現(xiàn)，有的簡(jiǎn)單，有的復(fù)雜。邏輯表達(dá)式化簡(jiǎn)目的：減少元件數(shù)目，降低生產(chǎn)成本?；?jiǎn)方法：公式法、卡諾圖法1.公式化簡(jiǎn)法利用邏輯代數(shù)的運(yùn)算和基本定律，對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)。（1）并項(xiàng)法利用公式，兩項(xiàng)合并為一項(xiàng)，消去一個(gè)或多個(gè)變量。例3：（2）加項(xiàng)法利用公式，在邏輯式中增加相同的項(xiàng)，再合并化簡(jiǎn)。例4：（3）配項(xiàng)法利用公式，先將某項(xiàng)乘以，再把該項(xiàng)拆分為兩項(xiàng)，然后再與其他項(xiàng)合并化簡(jiǎn)。例5：（4）吸收法利用吸收律，消去多余因子。例6：例7：例8：2.卡諾圖化簡(jiǎn)法①將邏輯函數(shù)式轉(zhuǎn)化為最小項(xiàng)的組合；②將最小項(xiàng)填充到卡諾圖中；③根據(jù)最小項(xiàng)組合的排列規(guī)律，進(jìn)行化簡(jiǎn)。非常直觀地將邏輯函數(shù)化簡(jiǎn)為最簡(jiǎn)與或函數(shù)式。

（1）最小項(xiàng)（乘積項(xiàng)）每個(gè)輸入變量均以原變量和反變量形式出現(xiàn)一次，且僅一次。對(duì)于n輸入變量,其相應(yīng)的乘積項(xiàng)有2n個(gè)。（2）相鄰項(xiàng)兩個(gè)最小項(xiàng)中，只有一個(gè)變量以原變量或反變量的形式各出現(xiàn)一次，其余變量的形式不變。兩個(gè)相鄰項(xiàng)相加，可消去以原變量或反變量的形式各出現(xiàn)一次的那個(gè)變量。（3）卡諾圖與最小項(xiàng)對(duì)應(yīng)的、按一定規(guī)則排列的方格圖。n個(gè)變量的卡諾圖有2n個(gè)方格。行和列分別標(biāo)出變量及其狀態(tài)：0代表反變量，1代表原變量。兩個(gè)變量的排列次序要保證相鄰的方格中填充的是相鄰項(xiàng)。每一小方格填入一個(gè)最小項(xiàng)。小方格內(nèi)也可填充最小項(xiàng)的編號(hào)：最小項(xiàng)的二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)。（4）用卡諾圖化簡(jiǎn)邏輯函數(shù)式的步驟①

利用配項(xiàng)法將函數(shù)式中的非最小項(xiàng)轉(zhuǎn)化為最小項(xiàng)。②畫(huà)卡諾圖。函數(shù)式中最小項(xiàng)對(duì)應(yīng)方格內(nèi)填“1”，其余為空。③圈“1”。按1、2、4、8（2n）個(gè)一組，找“1”的相鄰項(xiàng)，并用方框圈起來(lái)。④合并最小項(xiàng)。將相鄰項(xiàng)方框中不變的變量保留，將既取原變量也取反變量的變量化簡(jiǎn)掉。⑤寫(xiě)最簡(jiǎn)函數(shù)式。將所有方框中相鄰項(xiàng)化簡(jiǎn)得到的結(jié)果相加。注意：①

最上邊與最下邊、最左邊與最右邊也是相鄰項(xiàng)。②

每個(gè)方框要最大。

2n個(gè)相鄰項(xiàng)可化簡(jiǎn)掉n個(gè)變量。相鄰項(xiàng)越多，化簡(jiǎn)掉的變量越多，函數(shù)式越簡(jiǎn)單。③圈數(shù)要最少。一個(gè)最小項(xiàng)可出現(xiàn)在多個(gè)相鄰項(xiàng)中，但每圈一個(gè)相鄰項(xiàng)方框，至少要有一個(gè)未圈過(guò)的“1”，避免出現(xiàn)多余項(xiàng)。解：例9應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)111100ABC10011110解：例10應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)可直接將函數(shù)式中的非最小項(xiàng)對(duì)應(yīng)的方格內(nèi)填“1”。11100ABC10011110解：例11應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)1111111111AB00011110CD00011110解：例12應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)1AB00011110CD00011110111解：例13應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)AB00011110CD000111101111111101111111另解：111111111111111空的小方格少時(shí)圈“0”AB00011110CD00011110

5.4組合邏輯電路分析與設(shè)計(jì)數(shù)字電路分：組合邏輯電路、時(shí)序邏輯電路。組合邏輯電路的特點(diǎn)：在任何時(shí)刻，輸出狀態(tài)只取決于當(dāng)前的輸入狀態(tài)，與電路原來(lái)的狀態(tài)無(wú)關(guān)。組合邏輯電路的分析：根據(jù)給定的邏輯電路圖，通過(guò)寫(xiě)出表達(dá)式、列出真值表，分析其邏輯功能。組合邏輯電路的設(shè)計(jì)：根據(jù)給定的設(shè)計(jì)要求，通過(guò)列真值表、寫(xiě)出表達(dá)式并化簡(jiǎn)，設(shè)計(jì)出符合要求的電路。14.4.1組合邏輯電路的分析步驟：（1）由邏輯電路圖逐級(jí)遞推，寫(xiě)各個(gè)輸出端的表達(dá)式。（2）化簡(jiǎn)各輸出端的表達(dá)式。

（3）列出邏輯真值表。（4）根據(jù)邏輯表達(dá)式和真值表分析電路的功能。例1分析邏輯功能。解：（1）列表達(dá)式并化簡(jiǎn)

（2）列真值表

000101110101ABY（3）由真值表可知：當(dāng)輸入A、B相同時(shí)，輸出Y為1；當(dāng)輸入A、B相異時(shí)，輸出Y為0。具有同或功能——同或門電路。例2分析邏輯功能。解：（1）列表達(dá)式并化簡(jiǎn)

（2）列真值表

1（3）由真值表可知：當(dāng)輸入A、B、C全為0或全為1時(shí)，輸出Y為1。該電路為判一致電路，用于判斷三個(gè)輸入端的狀態(tài)是否一致。ABYC00000010010001101000101011011115.4.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)過(guò)程與分析過(guò)程相反，設(shè)計(jì)步驟：（1）分析設(shè)計(jì)要求并列出真值表。根據(jù)設(shè)計(jì)要求，確定輸入變量和輸出變量，并為變量賦值（確定變量的取值0和1所對(duì)應(yīng)的電路狀態(tài)）；將輸入變量所有組合按二進(jìn)制數(shù)遞增的順序排列，列真值表。（2）根據(jù)真值表列出邏輯函數(shù)表達(dá)式。對(duì)于真值表中所有輸出變量為1的項(xiàng)，將輸入變量最小項(xiàng)進(jìn)行邏輯加法，寫(xiě)出與或表達(dá)式。（3）對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)。得最簡(jiǎn)與或表達(dá)式；若有特殊要求（如要求化簡(jiǎn)成與非表達(dá)式），再變換成類型符合要求的邏輯表達(dá)式。（4）根據(jù)化簡(jiǎn)或變換后的邏輯函數(shù)表達(dá)式，畫(huà)出邏輯電路圖。例3在某項(xiàng)比賽中有3名裁判，只有獲得兩名以上裁判的認(rèn)可，參賽選手的成績(jī)才有效，試設(shè)計(jì)電路實(shí)現(xiàn)上述功能。解：（1）分析設(shè)計(jì)要求并列出真值表。3名裁判的判罰情況為輸入變量：A、B、C，規(guī)定：裁判認(rèn)可取值“1”，不認(rèn)可取值“0”。評(píng)判結(jié)果即參賽選手的成績(jī)?yōu)檩敵鲎兞浚篩，規(guī)定：選手成績(jī)有效為“1”，成績(jī)無(wú)效為“0”。列出真值表：0ABYC0000001001010110100110111101111（2）根據(jù)真值表列出邏輯函數(shù)表達(dá)式。0ABYC0000001001010110100110111101111（2）根據(jù)真值表列出邏輯函數(shù)表達(dá)式。（3）對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)。11100ABC100111101（4）根據(jù)邏輯函數(shù)表達(dá)式畫(huà)出邏輯電路圖。若由與非門電路實(shí)現(xiàn)上述邏輯功能，變換邏輯函數(shù)表達(dá)式例4設(shè)計(jì)一個(gè)能實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)加法運(yùn)算的電路。解：半加器：兩個(gè)1位二進(jìn)制數(shù)相加，不考慮低位進(jìn)位的電路。全加器：兩個(gè)1位二進(jìn)制數(shù)和低位的進(jìn)位相加的電路。（1）設(shè)計(jì)一個(gè)全加器。①列全加器真值表。輸入變量：兩個(gè)加數(shù)Ai、Bi

，低位的進(jìn)位Ci-1，輸出變量：相加的本位結(jié)果Si，相加產(chǎn)生的進(jìn)位Ci，00000001001010110100110111101111AiBiCiCi-1Si0110100100000001001010110100110111101111AiBiCiCi-1Si01101001②對(duì)相加產(chǎn)生的結(jié)果Si、進(jìn)位Ci分別寫(xiě)邏輯函數(shù)式，并化簡(jiǎn)。邏輯符號(hào)

（2）設(shè)計(jì)4位加法器。③畫(huà)出邏輯電路圖。1個(gè)全加器能實(shí)現(xiàn)1位二進(jìn)制數(shù)的加法運(yùn)算，將4個(gè)全加器串聯(lián)在一起，可構(gòu)成4位二進(jìn)制數(shù)的加法器。構(gòu)成方法：低位全加器的進(jìn)位輸出端CO—高位全加器的進(jìn)位輸入端CI，最低位全加器的CI端接地。串行進(jìn)位加法器：各級(jí)之間串聯(lián)關(guān)系。進(jìn)位輸入由前一級(jí)低位的進(jìn)位輸出提供。優(yōu)點(diǎn)：電路簡(jiǎn)單。缺點(diǎn)：低位→高位逐級(jí)運(yùn)算，運(yùn)算速度慢。并行進(jìn)位（超前進(jìn)位）加法器：運(yùn)算速度快，但電路復(fù)雜。集成二進(jìn)制加法器：74LS82（2位，串行進(jìn)位）、

74LS83（4位，超前進(jìn)位）、

74LS283（4位，超前進(jìn)位）等。1615141312111091234567874LS83B3S3COCIGNDB0A0S0A3S2A2B2

UCCS1B1A11615141312111091234567874LS283UCCB2A2S2A3B3S3COS1B1A1S0A0B0CI

GND

ΣCICO53141262151141131079168A4

A5

A6

A7

B4

B5

B6

B7

S4

S5

S6

S7

C7C4-1UCCGND兩片74LS283實(shí)現(xiàn)八位二進(jìn)制加法運(yùn)算：GND

ΣCICO53141262151141131079168A0

A1

A2

A3

B0

B1

B2

B3

S0

S1

S2

S3

C3C0-1UCC

5.5編碼器與譯碼器5.5.1編碼器編碼：將某些具有特定意義的信號(hào)用二進(jìn)制數(shù)表示。編碼器：實(shí)現(xiàn)編碼的電路。常用的編碼器：二進(jìn)制編碼器、二-十進(jìn)制編碼器等。普通編碼器：輸入變量（輸入信號(hào)）之間存在互相排斥的約束關(guān)系；優(yōu)先編碼器：輸入變量之間不存在互相排斥的約束關(guān)系，按照輸入變量?jī)?yōu)先權(quán)的高低進(jìn)行編碼。互相排斥的約束關(guān)系：當(dāng)某一個(gè)輸入變量為0時(shí)，其他輸入變量不能為0，或者，當(dāng)某一個(gè)輸入變量為1時(shí)，其他輸入變量不能為1。1.二進(jìn)制編碼器二進(jìn)制編碼器：用n個(gè)輸出變量組成的n位二進(jìn)制數(shù)，表示N=2n個(gè)輸入變量。2位、3位、4位二進(jìn)制編碼器可分別對(duì)4個(gè)、8個(gè)、16個(gè)輸入變量進(jìn)行編碼，稱為4/2線、8/3線、16/4線編碼器。3位二進(jìn)制普通編碼器：8個(gè)輸入變量：I7~I0，互相排斥3個(gè)輸出變量：Y2~Y0

輸入輸出I7I6I5I4I3I2I1I0Y2Y1Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111輸入輸出I7I6I5I4I3I2I1I0Y2Y1Y000000001000000000100010000010001000001000011000100001000010000010101000000110100000001111000000011100010000010102.二-十進(jìn)制編碼器二-十進(jìn)制編碼器（10/4線編碼器，BCD編碼器）：10個(gè)輸入變量代表十進(jìn)制數(shù)碼0~9，輸入變量用4個(gè)輸出變量組成的4位二進(jìn)制數(shù)表示。4位二進(jìn)制數(shù)共有16個(gè)狀態(tài)，對(duì)10個(gè)輸入變量進(jìn)行編碼時(shí)有多種編碼方式，通常使用8421碼。8421碼：輸出變量Y3~Y0所在位對(duì)應(yīng)十進(jìn)制數(shù)的權(quán)值分別為8、4、2、1。8421BCD碼普通編碼器：10個(gè)輸入變量——I9~I0，互相排斥，

4個(gè)輸出變量——Y3~Y0。輸入輸出I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y000000000010000000000001000010000000100001000000010000011000001000001000000100000010100010000000110001000000001110100000000100010000000001001十鍵8421碼編碼器+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91k

×10S001S12S23S34S45S56S67S78S89S9&

≥1所有鍵都未按下，輸出0000S0鍵按下，輸出0000S0鍵按下，燈亮所有鍵都未按下，燈不亮110013.集成二-十進(jìn)制優(yōu)先編碼器74LS147普通編碼器：簡(jiǎn)單；若輸入變量不互相排斥，輸出編碼混亂。優(yōu)先編碼器：可對(duì)非互相排斥的輸入變量進(jìn)行編碼，人為對(duì)所有輸入變量規(guī)定優(yōu)先順序，當(dāng)多個(gè)輸入變量同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)別最高

的一個(gè)輸入變量進(jìn)行編碼。74LS147優(yōu)先編碼器：中規(guī)模集成電路，8421BCD優(yōu)先編碼。9個(gè)輸入端：~，輸入低電平有效，無(wú)輸入端。4個(gè)輸出端：~，輸出反碼。輸入輸出0××××××××011010×××××××0111110××××××10001110×××××100111110××××1010111110×××10111111110××110011111110×110111111111011101111111111111優(yōu)先級(jí)最高低電平有效反碼01101001111000015.5.2譯碼器譯碼：把二進(jìn)制數(shù)“翻譯”成特定意義的信號(hào)，與編碼的過(guò)程相反。譯碼器：實(shí)現(xiàn)譯碼的電路。1.二進(jìn)制譯碼器二進(jìn)制譯碼器：將n位二進(jìn)制數(shù)翻譯為2n個(gè)狀態(tài)輸出。對(duì)應(yīng)2個(gè)、3個(gè)、4個(gè)輸入變量的譯碼器，其輸出變量分別為4個(gè)、8個(gè)、16個(gè)，分別稱為2/4線、3/8線、4/16線譯碼器。3/8線譯碼器（3位二進(jìn)制譯碼器）：3個(gè)輸入變量——A2~A0，8個(gè)輸出變量——Y7~Y0，互相排斥，即任何時(shí)刻只有一個(gè)輸出為1，其余為0。輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y000000000001001000000100100000010001100001000100000100001010010000011001000000111100000000110000100010

00常用的中規(guī)模集成譯碼器：雙2/4線譯碼器74LS139，3/8線譯碼器74LS138，4/16線譯碼器74LS154等。74LS139功能表雙2/4線譯碼器：A0、A1：輸入端

Y0~Y3：輸出端

S：使能端輸出低電平有效S=0時(shí)，譯碼器工作

輸入

輸出SA0A1Y0110000011001101110

Y1Y2Y3111011101110111利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)譯碼器工作總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門000脫離總線數(shù)據(jù)1112.二-十進(jìn)制譯碼器二-十進(jìn)制譯碼器：把二-十進(jìn)制代碼翻譯成10個(gè)不同信號(hào)輸出。4個(gè)輸入端：A3~A0，輸入信號(hào)是4位BCD代碼。10個(gè)輸出端：~，輸出端按十進(jìn)制數(shù)編號(hào)。任何時(shí)刻，只有一個(gè)輸出信號(hào)有效，與輸入BCD碼對(duì)應(yīng)的輸出端輸出低電平，其余輸出高電平。二-十進(jìn)制譯碼器74LS42：3.顯示譯碼器數(shù)字系統(tǒng)中，通常要把測(cè)量和運(yùn)算結(jié)果通過(guò)顯示器顯示出來(lái)。顯示器的種類有多種：液晶顯示器、LED點(diǎn)陣顯示器、數(shù)碼管顯示器等。數(shù)碼管顯示器（數(shù)碼管）：顯示的字符由七個(gè)字段組成，每個(gè)字段為一個(gè)發(fā)光二極管，控制不同字段的二極管發(fā)光，顯示不同字符。第3腳、第8腳：公共端，接電源或接地，第5腳：接字段h，用于顯示小數(shù)點(diǎn)，其余管腳：分別接字段a~g。七段數(shù)碼管顯示器類型：共陽(yáng)極、共陰極。共陽(yáng)極：公共端接正電源，接低電平的字段點(diǎn)亮。共陰極：公共端接地或電源負(fù)極，接高電平的字段點(diǎn)亮。共陽(yáng)極共陰極共陰極A3A2A1A0agfedcb譯碼器二十進(jìn)制代碼100101110117個(gè)4位gfedcba譯碼器74LS47：輸出低電平有效，接共陽(yáng)極數(shù)碼管。譯碼器CD4511：輸出高電平有效，接共陰極數(shù)碼管。外接限流電阻外接限流電阻譯碼器74LS47邏輯狀態(tài)表gfedcbaA3A2A1A0a

b

c

d

e

f

g

000000000010000110011111001000100102001100001103010010011004010101001005011011000006011100011117100000000008100100011009輸入輸出顯示數(shù)碼譯碼器CD4511邏輯狀態(tài)表gfedcbaA3A2A1A0a

b

c

d

e

f

g

000011111100000101100001001011011012001111110013010001100114010110110115011000111116011111100007100011111118100111100119輸入輸出顯示數(shù)碼

5.6數(shù)據(jù)選擇器與數(shù)據(jù)分配器*5.6.1數(shù)據(jù)選擇器數(shù)據(jù)選擇器：能從多路輸入信號(hào)中選擇一路作為輸出的電路，常用的數(shù)據(jù)選擇器有4選1、8選1等。4選1數(shù)據(jù)選擇器：D3~D0—4路數(shù)據(jù)輸入端，Y—數(shù)據(jù)輸出端，A1、A0—地址選擇輸入端，A1、A0的狀態(tài)確定D3~D0中的哪一路數(shù)據(jù)送到Y(jié)端輸出。4選1數(shù)據(jù)選擇器邏輯功能表DA1A0YD000D0D101D1D210D2D311D3多路選擇器廣泛應(yīng)用于多路模擬量的采集及A/D轉(zhuǎn)換器中。集成數(shù)據(jù)選擇器：74LS151(8選1)、74LS153(雙4選1)、74LS157(四2選1)、74LS251(8選1，3態(tài))等。74LS151

74LS151邏輯功能表D7~D0：8路數(shù)據(jù)輸入端，Y、：數(shù)據(jù)輸出端，A3~A0：地址選擇輸入端，：控制端，當(dāng)=1時(shí)，數(shù)據(jù)選擇器被禁止，輸出Y=0；當(dāng)=0時(shí)，數(shù)據(jù)選擇接通。A2A1A0DY1××××00000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D75.6.2數(shù)據(jù)分配器數(shù)據(jù)分配器：將1路輸入信號(hào)分配到多個(gè)輸出端輸出，任一時(shí)刻，只有一個(gè)輸出端有輸出信號(hào)，其余輸出端沒(méi)有輸出信號(hào)，其功能與數(shù)據(jù)選擇器相反。1/4線數(shù)據(jù)分配器：D—1路數(shù)據(jù)輸入端，Y3~Y0—4路數(shù)據(jù)輸出端，A1、A0—地址選擇輸入端，A1、A0的狀態(tài)確定D端的數(shù)據(jù)從Y3~Y0中的哪一端輸出。4選1數(shù)據(jù)選擇器邏輯功能表A1A0Y3Y2Y1Y000000D0100D0100D0011D000通常不單獨(dú)制作數(shù)據(jù)分配器，而是將二進(jìn)制譯碼器與數(shù)據(jù)分配器共用。雙2/4線譯碼器74LS139、3/8線譯碼器74LS138、4/16線譯碼器74LS154等都可改進(jìn)為數(shù)據(jù)分配器使用。

5.7可編程邏輯器件隨著微電子技術(shù)與加工工藝的發(fā)展，數(shù)字集成電路已從電子管、晶體管、中小規(guī)模集成電路、大規(guī)模集成電路發(fā)展到專用集成電路（ApplicationSpecificIntegratedCircuit）ASIC。ASIC的出現(xiàn)，極大提高了系統(tǒng)的可靠性，降低了生產(chǎn)成本，同時(shí)縮小了電路板的物理尺寸。但由于ASIC設(shè)計(jì)周期長(zhǎng)、靈活性差，改版成本較高，在實(shí)際產(chǎn)品開(kāi)發(fā)中其應(yīng)用范圍一直被制約著。20世紀(jì)70年代，一種可由用戶自行定義邏輯功能（編程）的邏輯器件——可編程邏輯器件（ProgrammableLogicDevice）PLD應(yīng)運(yùn)而生，并得到了廣泛的應(yīng)用。PLD芯片內(nèi)的硬件資源和連線資源由制造廠生產(chǎn)好，用戶