Xilinx-FPGA編程技巧之常用時(shí)序約束詳解

X訂inx-FPGA編程技巧之常用時(shí)序約束詳解

XilinxFPGA編程技巧之常用時(shí)序約束詳解1.基本的約束方法為了保證成功的設(shè)計(jì)，所有路徑的時(shí)序要求必須能夠讓執(zhí)行工具獲取。最普遍的三種路徑為:?能夠讓執(zhí)行工具獲取。最普遍的三種路徑為:???UL1?輸入路徑(InputPath)f使用輸入約束.寄存器到寄存器路徑(Register-to-RegisterPath),使用周期約束?輸出路徑(OutputPath)f使用輸出約束?具體的異常路徑(Pathspecificexceptions)f使用虛假路徑.多周期路徑約束輸入約束InputConstraintOFFSETIN約束限走了輸入數(shù)據(jù)和輸入時(shí)鐘邊沿的關(guān)系。

1.1.1.系統(tǒng)同步輸入約束SystemSynchronousInput在系統(tǒng)同步接口中，同一個(gè)系統(tǒng)時(shí)鐘既傳輸數(shù)據(jù)也獲取數(shù)據(jù)。考慮到板子路徑延時(shí)和時(shí)鐘抖動(dòng),接口的操作頻率不能太高。動(dòng),接口的操作頻率不能太高。1-1簡(jiǎn)化的系統(tǒng)同步輸入SDR接口電路Capture

EdgeSysCIk |Transrm

EdgeCapture

EdgeSysCIk || Data JJ Data J! VALIO■5r.s ■：PERIOD?5nsData21-2SDR系統(tǒng)同步輸入時(shí)序上述時(shí)序的約束可寫為：NET"SysCIk"TNM_NET="SysCIk";TIMESPEC"TS_SysClk"=PERIOD"SysCIk"5nsHIGH50%;OFFSET=IN5nsVALID5nsBEFORE"SysCIk";1.1.2.源同步輸入約束SourceSynchronousInput在源同步接口中，時(shí)鐘是在源設(shè)備中和數(shù)據(jù)一起產(chǎn)生并傳輸。Dau1一起產(chǎn)生并傳輸。Dau1DiU2IRA.QDAFI1-3簡(jiǎn)化的源同步輸入DDR接口電路=1.25ns-Data1Data21-3簡(jiǎn)化的源同步輸入DDR接口電路=1.25ns-Data1Data2I DataData~r~1i1LI DataI DataXVALID=2.5ns—?；VALID=2.5ns1-4DDR源同步輸入時(shí)序上圖的時(shí)序約束可寫為：NET"SysCIk"TNM_NET="SysCIk";TIMESPEC"TS-SysCIk"=PERIOD"SysCIk"5nsHIGH50%;OFFSET=IN1.25nsVALID2.5nsEFORE"SysCIk"RISING;OFFSET=IN1.25nsVALID2.5nsEFORE"SysCIk"FALLING;寄存器到寄存器約束Register-to-RegisterConstraint寄存器到寄存器約束往往指的是周期約束,周期約束的覆蓋范括：約束的覆蓋范括：■覆蓋了時(shí)鐘域的時(shí)序要求?覆蓋了同步數(shù)據(jù)在內(nèi)部寄存器之間的傳輸?分析一個(gè)單獨(dú)的時(shí)鐘域內(nèi)的路徑?分析相關(guān)時(shí)鐘域間的所有路徑?考慮不同時(shí)鐘域間的所有頻率.相位.不確定性差異1.2.1.使用DLLfDCMfPLLfandMMCM等時(shí)鐘器件自動(dòng)確定同步關(guān)系使用這一類時(shí)鐘IPCore,只需指定它們的輸入時(shí)鐘約束,器件將自動(dòng)的根據(jù)用戶生成IP

Core時(shí)指定的參數(shù)約束相關(guān)輸岀f不需用戶手動(dòng)干預(yù)。Trarwnit6dgeCaptureEdge-Trarwnit6dgeCaptureEdge-1-5輸入到DCM的時(shí)鐘約束上圖的時(shí)序約束可寫為:NET"ClklrTTNM_NET="Clkln";TIMESPEC"TS_ClkIn"=PERIOD"ClklrT5nsHIGH50%;1.2.2.手動(dòng)約束相關(guān)聯(lián)的時(shí)鐘域在某些情況下，工具并不能自動(dòng)確定同步的時(shí)鐘域之間的時(shí)鐘時(shí)瘵關(guān)系,這個(gè)時(shí)候需要手動(dòng)約束。例如：有兩個(gè)有相位關(guān)系的時(shí)鐘從不同的引腳進(jìn)入FPGA器件，這個(gè)時(shí)候需要手動(dòng)約束這兩個(gè)時(shí)鐘。TransmitEdge■VQ3II*Lt兩個(gè)時(shí)鐘。TransmitEdge■VQ3II*LtI1-6通過兩個(gè)不同的外部引腳進(jìn)入FPGA的相關(guān)時(shí)鐘上圖的時(shí)序約束可寫為：NETi/ClklX,,TNM_NET="ClklX";NETiiClk2X180,,TNM_NET="Clk2Xl0";"Clk2Xl0";TIMESPEC'TS-CIklX^PERIOD'ClklX75ns;TIMESPEC'TS_Clk2X：L8(r二PERIOD”Clk2X180"TS_ClklX/2PHAS2+1.25ns;1.2.3.異步時(shí)鐘域異步時(shí)鐘域的發(fā)送和接收時(shí)鐘不依賴于頻率或相位關(guān)系。因?yàn)闀r(shí)鐘是不相關(guān)的，所以不可能確定出建立時(shí)間、保持時(shí)間和時(shí)鐘的最終關(guān)系。因?yàn)檫@個(gè)原因，Xilinx推薦使用適當(dāng)?shù)漠惒皆O(shè)計(jì)技術(shù)來保證對(duì)數(shù)據(jù)的成功獲取。Xilinx約束系統(tǒng)允許設(shè)計(jì)者在不需考慮源和目的時(shí)鐘頻率.相位的情況下約束數(shù)據(jù)踣徑的最大延時(shí)。異步時(shí)鐘域使用的約束方法的流程為:?為源寄存器定義時(shí)序組?為目的寄存器定義時(shí)序組

?使用From-to和DATAPATHDELAY關(guān)鍵字走義寄存器組之間的最大延時(shí)輸岀約束OutputConstraint輸岀時(shí)序約束約束的是從內(nèi)部同步元件或寄存器到器件管腳的數(shù)據(jù)。1.3.1.系統(tǒng)同步輸岀約束SystemSynchronousOutputConstraint系統(tǒng)同步輸岀的簡(jiǎn)化模型如圖所示，在系統(tǒng)同步輸岀接口中，傳輸和獲取數(shù)據(jù)是基于同一個(gè)時(shí)鐘的。FPGARwamDove。Da:aFPGARwamDove。Da:a1-7系統(tǒng)同步輸岀其時(shí)序約束可寫為：NET,■ClkIn,,TNM_NET="Clkln1;OFFSET=OUT5nsAFTER"Clkln11.3.2.源同步輸岀約束SourceSynchronousOutputConstraint在源同步輸出接口中，時(shí)鐘是重新產(chǎn)生的并且在某一FPGA時(shí)鐘的驅(qū)動(dòng)下和數(shù)據(jù)一起傳輸至下游器件。T?—T?—1|IRi&ngDataIFaiiinoData\1-8源同步輸岀簡(jiǎn)化電路時(shí)序圖PERIOD=5nsi i iData1' Data工i i iData1' Data工Dataii1Data2i DalaJLDataSysCIkOFFSETOUT； QFFSETOUT；i=1.25ns1 i=1.25nsiVALID=2.5ns— VALID=2.5ns—■ i1-9源同步小例子時(shí)摩圖小例子的時(shí)序約束可寫為：NET"ClklrTTNM_NET="Clkln";OFFSET=OUTAFTER"ClklrTREFERENCE.PIN"ClkOut"RISING;OFFSET=OUTAFTER"ClklrTREFERENCE_PIN"ClkOut"FALLING;OFFSET=OUTAFTER"ClklrTREFERENCE_PIN"ClkOut"FALLING;虛假路徑約束FalsePathConstraint令SRC_GRP為一組源寄存器fDST_GRP為一組目的寄存器,如果你確定SRC_GRP到

dst.grp之間的路徑不會(huì)影響時(shí)摩性能f那么可以將這一組踣徑約束為虛假踣徑f工具在進(jìn)行時(shí)陰分析的時(shí)候?qū)?huì)跳過對(duì)這組路徑的時(shí)序分析。這種路徑最常見于不同時(shí)鐘域的寄存器數(shù)據(jù)傳輸,如下圖:CLK1CLK1D QIgnoredPathd aREGREGCLKCLK| 〉CLK2Xt^CSSMO虛假路徑其約束可寫為：NET"CLK1"TNM_NET=FFS"GRP-l";NET"CLK2"TNM_NET=FFSPRp2=TIMESPECTS_Example=FROM"GRP1"TO"GRP2MTIG;多周期路徑約束Multi-CyclePathConstraint在多周期路徑里,令驅(qū)動(dòng)時(shí)鐘的周期為PERIODf數(shù)據(jù)可以最大"PERIOD的時(shí)間的從源同步元件傳輸?shù)侥康耐皆?，這一約束降低工具的布線難度而又不會(huì)影響時(shí)序性能。這種約束通常用在有時(shí)鐘使能控制的同步元件踣徑中。圖1-11 使能控制的寄存器路徑必須說明的是上圖Enable信號(hào)的產(chǎn)生周期必須大于等于n*PERIOD，且每個(gè)Enable傳輸一個(gè)數(shù)據(jù)。假設(shè)上圖的n=2,MC_GRP為時(shí)鐘使能Enabl