時序邏輯電路需要了解的關(guān)鍵點

時序邏輯電路需要了解的關(guān)鍵點題目：簡述建立時間和保持時間，作圖說明建立時間Tsu（setup）：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。保持時間Th（hold）：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的最小時間。題目：最小周期計算Tco：寄存器更新延遲。clockoutputdelay，時鐘觸發(fā)到數(shù)據(jù)輸出的最大延遲時間最小時鐘周期：Tmin=Tco+Tdata+Tsu-Tskew。最快頻率Fmax=1/TminTskew=Tclkd–Tclks。題目：什么是ClockJitter和ClockSkew，這兩者有什么區(qū)別。時鐘抖動（ClockJitter）：指芯片的某一個給定點上時鐘周期發(fā)生暫時性變化，使得時鐘周期在不同的周期上可能加長或縮短。時鐘偏移（ClockSkew）：是由于布線長度及負(fù)載不同引起的，導(dǎo)致同一個時鐘信號到達相鄰兩個時序單元的時間不一致。區(qū)別：Jitter是在時鐘發(fā)生器內(nèi)部產(chǎn)生的，和晶振或者PLL內(nèi)部電路有關(guān)，布線對其沒有影響。Skew是由不同布線長度導(dǎo)致的不同路徑的時鐘上升沿到來的延時不同。題目：什么是亞穩(wěn)態(tài)，產(chǎn)生的原因，如何消除？亞穩(wěn)態(tài)：是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個確定的狀態(tài)。原因：由于觸發(fā)器的Tsu和Th不滿足，當(dāng)觸發(fā)器進入亞穩(wěn)態(tài)，使得無法預(yù)測該單元的輸出，這種不穩(wěn)定是會沿信號通道的各個觸發(fā)器級聯(lián)傳播。消除：兩級或多級寄存器同步。理論上亞穩(wěn)態(tài)不能完全消除，只能降低，一般采用兩級觸發(fā)器同步就可以大大降低亞穩(wěn)態(tài)發(fā)生的概率，再加多級觸發(fā)器改善不大。題目：同步和異步同步復(fù)位和異步復(fù)位的區(qū)別同步復(fù)位是復(fù)位信號隨時鐘邊沿觸發(fā)有效。異步復(fù)位是復(fù)位信號有效和時鐘無關(guān)。同步邏輯和異步邏輯的區(qū)別同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系同步電路和異步電路區(qū)別同步電路有統(tǒng)一的時鐘源，經(jīng)過PLL分頻后的時鐘驅(qū)動的模塊，因為是一個統(tǒng)一的時鐘源驅(qū)動，所以還是同步電路。異步電路沒有統(tǒng)一的時鐘源。題目：談?wù)剬etiming技術(shù)的理解Retiming就是重新調(diào)整時序，例如電路中遇到復(fù)雜的組合邏輯，延遲過大