山東大學(xué) 數(shù)字電子技術(shù)

第十章可編程邏輯器件10.3高密度PLD簡(jiǎn)介10.1PLD的基本概念10.2低密度PLD10.4

基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)流程

引言

前面介紹的組合電路和時(shí)序電路的集成芯片都屬于標(biāo)準(zhǔn)邏輯器件，它們的功能是固定的，比如譯碼器只能實(shí)現(xiàn)譯碼，計(jì)數(shù)器只能實(shí)現(xiàn)計(jì)數(shù)。標(biāo)準(zhǔn)邏輯器件可用于任何數(shù)字電路的設(shè)計(jì)中，但卻很難實(shí)現(xiàn)復(fù)雜的邏輯電路。為此，人們生產(chǎn)了一種集成的半成品芯片，出廠時(shí)不具有特定的邏輯功能，用戶(hù)可根據(jù)需要對(duì)其編程而賦予某種邏輯功能，使其成為一種專(zhuān)用芯片。這種半成品芯片就是可編程邏輯器件（ProgrammableLogicDevice，簡(jiǎn)稱(chēng)PLD）。可編程邏輯器件是超大規(guī)模集成技術(shù)和電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)相結(jié)合的產(chǎn)物。是數(shù)字電路向著超高集成度、超低功耗、超小型封裝和專(zhuān)用化方向發(fā)展生產(chǎn)出的一種新型芯片。本章簡(jiǎn)要介紹可編程邏輯器件的種類(lèi)、基本結(jié)構(gòu)、工作原理等。10.1PLD的基本結(jié)構(gòu)與分類(lèi)一、PLD的由來(lái)數(shù)字集成電路就其應(yīng)用而言可以分為三大類(lèi)。第一類(lèi)是通用芯片。是指那些具有基本功能的數(shù)字器件，比如我們學(xué)過(guò)的門(mén)電路、觸發(fā)器、各種組合邏輯電路和時(shí)序邏輯電路等。它們可用來(lái)設(shè)計(jì)各種各樣的數(shù)字電路。缺點(diǎn)：很難實(shí)現(xiàn)一個(gè)復(fù)雜的數(shù)字系統(tǒng)。第二類(lèi)是專(zhuān)用芯片（ASIC）。是為某種專(zhuān)門(mén)用途而設(shè)計(jì)，并將整個(gè)系統(tǒng)集成在一個(gè)芯片上。如手機(jī)、電視機(jī)、數(shù)碼相機(jī)、單片機(jī)等等，其核心都是專(zhuān)用的集成芯片。缺點(diǎn)：它的開(kāi)發(fā)周期長(zhǎng)、成本高，只適用于那些大批量生產(chǎn)的電子產(chǎn)品。第三類(lèi)就是可編程邏輯芯片（PLD）。它相當(dāng)于一種集成的半成品芯片，出廠時(shí)不具有特定的邏輯功能，用戶(hù)可根據(jù)需要對(duì)其進(jìn)行編程而賦予某種邏輯功能，使其成為一種專(zhuān)用芯片。二．PLD的結(jié)構(gòu)框圖

由輸入緩沖、與陣列、或陣列和輸出結(jié)構(gòu)四部分組成可以實(shí)現(xiàn)與－或邏輯的與陣列和或陣列是電路的核心輸入緩沖陣列與陣列或輸出結(jié)構(gòu)...外部輸入.出.輸.反饋輸入10.1PLD的結(jié)構(gòu)與分類(lèi)低密度PLDPROMEPROMEEPROMPLAPALGAL高密度PLDFPGACPLDPLD三、PLD的分類(lèi)低密度PLD通常是指那些集成度小于1000門(mén)/每片的PLD。高密度PLD一般是指那些集成度大于1000門(mén)/每片的PLD。10.1PLD的結(jié)構(gòu)與分類(lèi)（1）輸入緩沖器四、PLD的電路表示方法（2）PLD的連線方式ACABC1B編程連接不連接固定連接10.1PLD的結(jié)構(gòu)與分類(lèi)（3）PLD的與門(mén)表示方法

（4）PLD的或門(mén)表示方法&ABCF&CBACBAFF≥1ABCF2CBA≥1FCBAF（5）PLD的三態(tài)門(mén)表示方法

AENLAENLLΔ1ENAENA1LΔ10.1PLD的結(jié)構(gòu)與分類(lèi)類(lèi)型陣列輸出方式與或ROM固定可編程三態(tài)、OCPLA可編程可編程三態(tài)、OC、高電平有效、低電平有效、寄存器PAL可編程固定三態(tài)、高電平有效、低電平有效、輸入/輸出、寄存器GAL可編程固定由用戶(hù)編程定義低密度PLD的四種基本類(lèi)型:10.2低密度PLD一、ROM也是一種可編程邏輯器件ROM的基本結(jié)構(gòu)：一個(gè)固定的與陣列和一個(gè)可編程的或陣列&&固定“與”陣列02O1OO≤1≤1≤1可編程“或”陣列21&1&&I&0I&I&1110.2低密度PLD例1.已知某組合邏輯電路的真值表，用ROM設(shè)計(jì)該邏輯電路。輸入輸出A

B

CLFG000001010011100101110111000110101000101010011100真值表（1）由真值表寫(xiě)出最小項(xiàng)表達(dá)式：

L=m1+m2+m4+m7

F=m1+m5+m6

G=m2+m4+m6

（2）畫(huà)出用ROM實(shí)現(xiàn)的陣列圖&≤1&LGBAF1C1&&&&&1&≤1≤110.2低密度PLD二、可編程邏輯陣列PLA

不僅或陣列可編程，與陣列也可編程。111&&&&&&≤1≤1≤1IIIOOO221100可編程“與”陣列可編程“或”陣列PLA有組合型和時(shí)序型兩種類(lèi)型，分別實(shí)現(xiàn)組合電路和時(shí)序電路。10.2低密度PLD真值表輸出（8421碼）輸出（余3碼）00000001001000110100010101100111100010010011010001010110011110001001101010111100L3L2L1L0A3A2A1A0解：（1）列出真值表：1．組合型PLA應(yīng)用舉例用PLA設(shè)計(jì)一個(gè)將余3碼變換成8421BCD碼的組合邏輯電路。10.2低密度PLD（2）用卡諾圖進(jìn)行化簡(jiǎn)，化簡(jiǎn)后得到的邏輯表達(dá)式為：（3）畫(huà)出用PLA實(shí)現(xiàn)該碼變換器的電路圖&&&&&&≤11≤11≤1&&1A3A21A0A1≤11LL0L3L210.2低密度PLD2．時(shí)序型PLA應(yīng)用舉例用時(shí)序型的PLA設(shè)計(jì)一個(gè)可逆的同步4位二進(jìn)制計(jì)數(shù)器。當(dāng)控制信號(hào)X=1時(shí)為加法計(jì)數(shù)；當(dāng)X=0時(shí)為減法計(jì)數(shù)，Rd為清零信號(hào)。

（1）由第六章的介紹可知，各觸發(fā)器的驅(qū)動(dòng)方程為：01011001Q1011Q3Q1100110120111100000001010101000110Q011111110000100100011X/1/1/1/1/1/1/1/1/1/1/1/1/1/1/1/1/0/0/0/0/0/0/0/0/0/0/0/0/0/0/0/0/10.2低密度PLD

PLA與PROM相比，有效地提高了芯片利用率，縮小了系統(tǒng)體積。缺點(diǎn)是：制造工藝復(fù)雜，器件工作速度不夠高。（2）根據(jù)驅(qū)動(dòng)方程，畫(huà)出PLA的陣列圖。&&≤1≤1≤1&&1JQ2Q2Q1Q1Q0Q01KC11J1KC11J1KC11J1KC1Q33QCPRdX&&1110.2低密度PLD

PAL是在PLA之后出現(xiàn)的一種PLD。它的結(jié)構(gòu)是與陣列可編程，而或陣列固定，這種結(jié)構(gòu)可使得編程比較簡(jiǎn)單。

三、可編程陣列邏輯PAL

&1I011I12I≤1O0&≤11O&≤12OO3≤1&10.2低密度PLD例用PAL實(shí)現(xiàn)2線—4線譯碼器。（1）根據(jù)2線—4線譯碼器的真值表，寫(xiě)出邏輯表達(dá)式：BEI111A≤1≤1&&≤1≤1&&1Y0Y2YY3

（2）畫(huà)出用PAL實(shí)現(xiàn)的陣列圖。10.2低密度PLD四、通用陣列邏輯GALGAL用可編程的輸出邏輯宏單元OLMC代替了固定輸出結(jié)構(gòu)。

1、GAL的結(jié)構(gòu)GAL16V8包括：一個(gè)64×32位的可編程與陣列、8個(gè)輸入邏輯宏單元（OLMC）、9個(gè)輸入緩沖器、8個(gè)三態(tài)輸出緩沖器和8個(gè)反饋/輸入緩沖器。

94（5）8819CC1（14）OLMC8GAL16V81（13）81（19）V1OLMCOLMC187（12）1513118（18）OLMC20288171611211081116（17）OLMC（64×32）1113OLMC11415（16）11可編程與陣列111OLMC8OLMCCLK10.2低密度PLD包括一個(gè)或門(mén)，一個(gè)異或門(mén)，一個(gè)D觸發(fā)器，四個(gè)數(shù)據(jù)選擇器（MUX）

2、輸出宏單元OLMC1來(lái)自與11100100VCC01101001QQ1100D1邏輯陣列反饋CLKOE來(lái)自鄰級(jí)的輸出PTMUXTSMUXOMUXFMUXOECLKXOR（n）I/O（n）乘積項(xiàng)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器輸出緩沖器10.2低密度PLDGAL芯片內(nèi)部設(shè)置有82位結(jié)構(gòu)控制字，其中SYN、ACO、AC1（n）、SOR（n）決定OLMC處于不同的工作模式。SYNACOAC1(n)XOR(n)工作模式輸出極性備注101/專(zhuān)用輸入/1和11腳為數(shù)據(jù)輸入、三態(tài)門(mén)禁止1000專(zhuān)用組合輸出低電平有效1和11腳為數(shù)據(jù)輸入、三態(tài)門(mén)選通1高電平有效1110反饋組合輸出低電平有效1和11腳為數(shù)據(jù)輸入、三態(tài)門(mén)選通信號(hào)是第一乘積項(xiàng)，反饋信號(hào)取自I/O1高電平有效0110時(shí)序電路組合輸出低電平有效1腳接CLK，11腳接，至少另有一個(gè)OLMC為寄存器輸出模式

1高電平有效0100寄存器輸出低電平有效1腳接CLK，11腳接

1高電平有效OLMC的5種工作模式10.2低密度PLD10.3高密度PLA

高密度PLD主要有現(xiàn)場(chǎng)可編程門(mén)陣列FPGA和復(fù)雜可編程邏輯器件CPLD兩大類(lèi)。

一、復(fù)雜可編程邏輯器件CPLDCPLD是在GAL的基礎(chǔ)上發(fā)展起來(lái)的，它是將許多邏輯塊（一個(gè)邏輯塊就相當(dāng)于一個(gè)GAL）連同可編程的內(nèi)部連線集成在單塊芯片上。豐富的內(nèi)部連線為塊與塊之間提供了快速、具有固定延時(shí)的通路，通過(guò)編程修改內(nèi)部連線即可改變器件的邏輯功能。1．MAX7000S系列的系統(tǒng)結(jié)構(gòu)（Altera公司的產(chǎn)品）采用E2PROM工藝，由邏輯陣列塊LAB、可編程的互連矩陣PIA、輸入/輸出控制塊等幾部分組成。每個(gè)LAB中包含16個(gè)宏單元，每個(gè)宏單元由可編程的與/或電路和可編程的觸發(fā)器組成。各LAB之間通過(guò)PIA連接。宏單元1to16LABAI/O塊控制…1to16LABB宏單元I/O…366to166to166to166to166to163616166to16I/O引腳6to166to16I/O引腳…6to161to1666to16PIA16宏單元36宏單元6366to16…6to16I/O6…I/O166to166to161to166to16…66to16LABDLABCGCLK1OE2/GCLK2OE1GCLRn6輸出使能塊控制6輸出使能I/O引腳I/O引腳塊控制塊控制10.3高密度PLD2．MAX7000S系列中的宏單元Vcc乘積項(xiàng)選擇矩陣D/TQ邏輯陣列…………共享擴(kuò)展項(xiàng)（16個(gè)）…來(lái)自PLA的36個(gè)信號(hào)………全局清除全局時(shí)鐘2來(lái)自I/O引腳PRN去I/O控制塊去PIACLRNENA清除選擇可編程寄存器EEPROM編程位作為選擇器的控制信號(hào)快速輸入選擇時(shí)鐘/使能選擇寄存器旁路選擇并聯(lián)擴(kuò)展項(xiàng)10.3高密度PLDMAX7000S系列器件的主要模塊數(shù)目模塊器件所含門(mén)數(shù)宏單元數(shù)LAB數(shù)最大I/O引腳數(shù)EPM7032S32600236EPM7064S641250468EPM7128S12825008100EPM7160S160320010104EPM7192S192375012124EPM7256S25650001616410.3高密度PLD二、現(xiàn)場(chǎng)可編程邏輯陣列FPGA

FPGA一般采用SRAM工藝或Flash工藝。從結(jié)構(gòu)上講，它不是使用可編程與陣列或固定的或陣列，而是基于查找表（LUT）的結(jié)構(gòu)。1．查找表（LTU）的概念（舉例）

真值表A3

A2

A1

A0L00000001001000110100010101100111100010011010101111001101111011110110100110010110011001001110011110000011110001A0A1A2A3L01101001100101102選1選擇器2位SRAM410.3高密度PLD2．FLEX10K的邏輯單元（Altera公司的產(chǎn)品）

包括LUT、選擇各種控制功能（如時(shí)鐘、復(fù)位）的附屬電路、觸發(fā)器（可被編程為D、T、JK或RS觸發(fā)器）、擴(kuò)展電路（級(jí)聯(lián)和進(jìn)位）以及連接到局部和全局總線的互連結(jié)構(gòu)。CLRN查找表（LUT）進(jìn)位鏈級(jí)聯(lián)鏈DATA2DATA3DATA4清零/置位控制DATA1時(shí)鐘選擇LABCTRL1LABCTRL2LABCTRL3LABCTRL4芯片級(jí)復(fù)位PRNENAQ進(jìn)位輸入級(jí)連輸入寄存器旁路可編程寄存器到快速互連通道到LAB的局部互連通道10.3高密度PLD3．FLEX10K的邏輯陣列塊每個(gè)LAB由8個(gè)邏輯單元LE和一個(gè)局部互連結(jié)構(gòu)組成。LAB和器件的其他部分通過(guò)一系列的快速通道行互連和列互連連接起來(lái)。LE14LE24LE34LE44LE54LE64LE74LE84482專(zhuān)用輸入和全局信號(hào)行互連LAB局部互連LAB控制信號(hào)進(jìn)位輸出和級(jí)連輸出824168列—行互連列互連4162進(jìn)位輸入和級(jí)連輸入610.3高密度PLD4．FLEX10K的結(jié)構(gòu)圖

由一系列LAB和嵌入式陣列塊EAB構(gòu)成的。LAB呈行列排序，每行嵌入一個(gè)EAB。EAB是一個(gè)有著2048個(gè)存儲(chǔ)單元帶有輸入、輸出寄存器的RAM塊，可以高效地實(shí)現(xiàn)復(fù)雜邏輯功能。把一個(gè)芯片上的多個(gè)EAB合并，可形成較大的RAM塊。列互連EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE行互連引腳接口嵌入式陣列塊邏輯陣列塊LAB邏輯單元局部連線邏輯陣列邏輯陣列10.3高密度PLD

FLEX10K系列中幾種型號(hào)的主