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EDA技術(shù)基礎(chǔ)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)項(xiàng)目名稱：用原理圖輸入法設(shè)計(jì)4位加法器學(xué)院專業(yè)：信息學(xué)院電子專業(yè)姓名：學(xué)號(hào)：實(shí)驗(yàn)日期：20實(shí)驗(yàn)成績(jī)：實(shí)驗(yàn)評(píng)定標(biāo)準(zhǔn)：1）實(shí)驗(yàn)結(jié)果是否合理A（）B（）C（）2）實(shí)驗(yàn)分析是否正確A（）B（）C（）3）實(shí)驗(yàn)報(bào)告是否按照規(guī)定格式A（）B（）C（）實(shí)驗(yàn)?zāi)康氖煜だ肣uartusⅡ的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單組合電路，掌握層次化設(shè)計(jì)的方法。并通過(guò)一個(gè)4位全加器的設(shè)計(jì)把握利用EDA軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程。實(shí)驗(yàn)器材電腦一臺(tái)QuartusⅡ軟件實(shí)驗(yàn)內(nèi)容與步驟在QuartusⅡ軟件中建立工程，畫(huà)圖生成一個(gè)半加器的.bdf文件。將此半加器文件設(shè)置成可調(diào)用的元件，使之成為一個(gè)元件符號(hào)存盤(pán)。設(shè)計(jì)全加器頂層文件，以.bdf存盤(pán)。將設(shè)計(jì)項(xiàng)目（.bdf文件）設(shè)置成工程和時(shí)序仿真。截圖保存波形文件圖，及仿真結(jié)果。將全加器原理圖文件設(shè)置成符號(hào)元件，以供4位加法器的更高層設(shè)計(jì)。按實(shí)驗(yàn)要求畫(huà)出4位加法器原理圖，建立其波形并仿真，截下仿真結(jié)果圖。實(shí)驗(yàn)電路圖（程序）半加器電路原理圖如下:半加器h_adder.bdf電路原理圖（1）全加器電路原理圖如下:全加器f_adder.bdf電路原理圖（2）4位加法器four_adder.bdf電路原理圖如下：4位加法器four_adder.bdf電路原理圖（3）五、實(shí)驗(yàn)仿真結(jié)果及分析全加器的仿真波形圖如下：全加器波形仿真圖（3）分析：ain,bin,cin三段為輸入，sum為和，com為進(jìn)位，滿足相關(guān)的邏輯表達(dá)式sum=4位全加器仿真波形圖如下：分析：4位a[3..0]輸入與4位b[3..0]輸

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