第九講數(shù)字電路的時(shí)序問題

第九講數(shù)字電路的時(shí)序問題第1頁，課件共47頁，創(chuàng)作于2023年2月一、概述——時(shí)鐘技術(shù)由于日益增大的芯片尺寸和不斷提高的時(shí)鐘頻率，時(shí)鐘分布已成為主要的設(shè)計(jì)問題，這些問題可以通過避免運(yùn)用全局時(shí)鐘以及運(yùn)用自定時(shí)方式設(shè)計(jì)電路來加以克服。如果到了設(shè)計(jì)過程的最后階段才考慮時(shí)鐘布線，此時(shí)大多數(shù)的芯片版圖已成定局，很難合理分布時(shí)鐘網(wǎng)絡(luò)。而且還會造成多個(gè)時(shí)序約束，從而影響最終的電路性能和工作。在一個(gè)復(fù)雜電路的設(shè)計(jì)中，應(yīng)在設(shè)計(jì)的早期階段就考慮時(shí)鐘的分布，因?yàn)闀r(shí)鐘分布會影響到芯片的平面布置。第2頁，課件共47頁，創(chuàng)作于2023年2月一、概述——解決各信號延時(shí)不確定性1.采用同步系統(tǒng)：即產(chǎn)生時(shí)鐘信號（clocking），用以協(xié)調(diào)把數(shù)據(jù)寫入存儲元件的時(shí)間（周期地保持住所有的信號,使這些信號的延時(shí)人為地相同，使電路能按預(yù)先確定的次序正確執(zhí)行）解決辦法2.采用異步系統(tǒng)：完全避免時(shí)鐘self-timing:保持住所有信號直至最慢的信號到來．這是一種局部解決時(shí)序問題的方法由于需要把各信號按時(shí)一起處理,必須解決各信號延時(shí)不確定性的問題第3頁，課件共47頁，創(chuàng)作于2023年2月二、數(shù)字系統(tǒng)的時(shí)序分類根據(jù)信號與本地時(shí)鐘的關(guān)系來分：同步互連1中等同步互連2近似同步互連3異步互連4第4頁，課件共47頁，創(chuàng)作于2023年2月二、時(shí)序分類——同步互連第5頁，課件共47頁，創(chuàng)作于2023年2月二、時(shí)序分類——中等同步互連第6頁，課件共47頁，創(chuàng)作于2023年2月二、時(shí)序分類——近似同步互連第7頁，課件共47頁，創(chuàng)作于2023年2月二、時(shí)序分類——異步互連第8頁，課件共47頁，創(chuàng)作于2023年2月三、同步設(shè)計(jì)——同步時(shí)序原理第9頁，課件共47頁，創(chuàng)作于2023年2月例題：計(jì)算傳播延時(shí)和污染延時(shí)（課本p364）由于存在虛假路徑，組合邏輯最壞情況的傳播延時(shí)不能簡單地通過相加各個(gè)邏輯門的傳播延時(shí)來計(jì)算。關(guān)鍵路徑很大程度上取決于電路的拓?fù)浣Y(jié)構(gòu)和數(shù)據(jù)的相關(guān)性第10頁，課件共47頁，創(chuàng)作于2023年2月三、同步設(shè)計(jì)——時(shí)鐘的不確定性來源第11頁，課件共47頁，創(chuàng)作于2023年2月時(shí)鐘的不確定性的影響分類由于工藝和環(huán)境的變化,以及連線耦合等因素的影響,時(shí)鐘信號會在空間和時(shí)間上發(fā)生偏差,這會導(dǎo)致電路性能下降或電路出錯(cuò)偏差空間上兩個(gè)不同點(diǎn)處時(shí)序上等同的兩個(gè)時(shí)鐘沿在到達(dá)時(shí)間上的差別成為始終偏差抖動空間上同一個(gè)點(diǎn)處時(shí)鐘周期隨時(shí)間的變化。抖動是一個(gè)平均值為零的隨機(jī)變量第12頁，課件共47頁，創(chuàng)作于2023年2月時(shí)鐘偏差第13頁，課件共47頁，創(chuàng)作于2023年2月正時(shí)鐘偏差與負(fù)時(shí)鐘偏差第14頁，課件共47頁，創(chuàng)作于2023年2月正時(shí)鐘偏差與負(fù)時(shí)鐘偏差第15頁，課件共47頁，創(chuàng)作于2023年2月ClockSkew問題第16頁，課件共47頁，創(chuàng)作于2023年2月正時(shí)鐘偏差第17頁，課件共47頁，創(chuàng)作于2023年2月正時(shí)鐘偏差（續(xù)）第18頁，課件共47頁，創(chuàng)作于2023年2月負(fù)時(shí)鐘偏差第19頁，課件共47頁，創(chuàng)作于2023年2月三、同步設(shè)計(jì)（3）時(shí)鐘的抖動第20頁，課件共47頁，創(chuàng)作于2023年2月具有反饋的數(shù)據(jù)通路結(jié)構(gòu)第21頁，課件共47頁，創(chuàng)作于2023年2月時(shí)鐘抖動的影響第22頁，課件共47頁，創(chuàng)作于2023年2月Skew和Jitter共同作用的影響正的Skew可以改善性能，但Jitter總是降低性能因?yàn)閷itter總是考慮最壞情況第23頁，課件共47頁，創(chuàng)作于2023年2月最長時(shí)鐘周期（最低時(shí)鐘頻率）發(fā)生第24頁，課件共47頁，創(chuàng)作于2023年2月信號競爭最容易發(fā)生在第25頁，課件共47頁，創(chuàng)作于2023年2月四、同步失效（亞穩(wěn)態(tài)）現(xiàn)象同步失效發(fā)生的場合：若數(shù)據(jù)和時(shí)鐘不能滿足寄存器Setup和HoldTime的要求則會發(fā)生亞穩(wěn)態(tài)同步失效，這是因?yàn)?存儲元件的本質(zhì)是雙穩(wěn)態(tài)器件此時(shí)時(shí)鐘采樣到的輸入數(shù)據(jù)非常接近反相器的閾值發(fā)生在兩個(gè)獨(dú)立無關(guān)的同步時(shí)鐘選通的邊界上發(fā)生在一個(gè)同步時(shí)鐘系統(tǒng)及非同步輸入信號的接口處。第26頁，課件共47頁，創(chuàng)作于2023年2月同步器一個(gè)異步輸入可以在相對于同步系統(tǒng)時(shí)鐘邊緣的任何時(shí)刻改變其值。如果異步輸入在它的過渡中間被采樣，那么異步輸入的這個(gè)不確定狀態(tài)就會送入到同步系統(tǒng)中，造成競爭，沖突甚至系統(tǒng)的崩潰。因此一個(gè)異步信號必須被分辨成高電平或低電平狀態(tài)后才能把它送入到同步系統(tǒng)中去（只要盡快得到唯一確切的結(jié)果，至于分辨出來是高電平還是低電平實(shí)際上是沒有多大關(guān)系的）。實(shí)現(xiàn)這樣一種分辨或確定功能的電路稱為“同步器”。第27頁，課件共47頁，創(chuàng)作于2023年2月一個(gè)簡單的同步器第28頁，課件共47頁，創(chuàng)作于2023年2月改善同步失效的措施采用同步器：由兩個(gè)Register構(gòu)成，它允許第一個(gè)Register的輸出能在一個(gè)整周期中被分辨采用更多的Register相串聯(lián)可改善亞穩(wěn)態(tài)失效，但同時(shí)增加了同步器的Latency,而且同步器故障難以跟蹤，因此其數(shù)量應(yīng)盡量少。（每個(gè)系統(tǒng)最多1~2個(gè)）同步器的設(shè)計(jì)原則：保持分辨電路快速，即減小同步器的分辨率時(shí)間常數(shù)第29頁，課件共47頁，創(chuàng)作于2023年2月MeanTimetoFailure第30頁，課件共47頁，創(chuàng)作于2023年2月一個(gè)同步器的例子Tf=10nsec=TTsignal=50nsectr=1nsect=310psecVIH-VIL=1V(VDD=5V)N(T)=3.9x10-9errors/secMTF(T)=2.6x108sec=8.3yearsMTF(0)=2.5μsec第31頁，課件共47頁，創(chuàng)作于2023年2月五、基于Latch的流水線第32頁，課件共47頁，創(chuàng)作于2023年2月剩余時(shí)間借用Slack-borrowing第33頁，課件共47頁，創(chuàng)作于2023年2月第34頁，課件共47頁，創(chuàng)作于2023年2月第35頁，課件共47頁，創(chuàng)作于2023年2月6、時(shí)鐘分布網(wǎng)絡(luò)（1）采用單個(gè)緩沖器（逐級增大的緩沖器）來驅(qū)動全局時(shí)鐘供給所有模塊，保證ClockSkew的要求。（2）采用分布式樹結(jié)構(gòu)（二叉樹或H樹),使每個(gè)模塊可以得到完好的時(shí)鐘，能與模塊的延時(shí)很好地匹配，或者使時(shí)鐘的分配可以安排得使任何RC延時(shí)發(fā)生在SafeSlew的方向上（如與數(shù)據(jù)流的方向相反）第36頁，課件共47頁，創(chuàng)作于2023年2月H-Tree時(shí)鐘網(wǎng)絡(luò)ClockClockIdleconditionGatedclock在各層次可引入門控時(shí)鐘，在不需要的時(shí)候可以關(guān)閉時(shí)鐘信號如果路徑被很好地平衡預(yù)算,clockskew可以是0第37頁，課件共47頁，創(chuàng)作于2023年2月ClockGridNetwork分布式網(wǎng)格結(jié)構(gòu)縮短了從驅(qū)動器到負(fù)載的距離優(yōu)點(diǎn)在于允許設(shè)計(jì)后期進(jìn)行改動，因?yàn)樵谛酒魈幎寄艿玫綍r(shí)鐘缺點(diǎn)是有許多多余的時(shí)鐘線，功耗較大第38頁，課件共47頁，創(chuàng)作于2023年2月DECAlpha21164(EV5)300MHzclock(9.3M個(gè)晶體管，16.5x18.1mm的die，0.5微米CMOS工藝)單相時(shí)鐘最大時(shí)鐘負(fù)載3.75nF動態(tài)邏輯時(shí)鐘網(wǎng)的功耗20W(outof50)兩層時(shí)鐘分布時(shí)鐘信號先通過位于芯片中央的6級緩沖器Secondarybuffersdrivetheleftandrightsidesoftheclockgridinm3andm4最終驅(qū)動反相器的等效晶體管寬度58cm!!第39頁，課件共47頁，創(chuàng)作于2023年2月第40頁，課件共47頁，創(chuàng)作于2023年2月ClockSkewinAlphaProcessor絕對偏差小于90ps關(guān)鍵指令和執(zhí)行單元的時(shí)鐘在65ps內(nèi)到達(dá)第41頁，課件共47頁，創(chuàng)作于2023年2月時(shí)鐘網(wǎng)絡(luò)布線的一般方法對時(shí)鐘信號仔細(xì)布線。層次化的時(shí)鐘緩沖技術(shù)使本地時(shí)鐘的延時(shí)相同，從而達(dá)到控制時(shí)鐘Skew。中間應(yīng)當(dāng)有幾個(gè)時(shí)鐘的緩沖層取決于互連線的材料尺寸，也取決于時(shí)鐘網(wǎng)絡(luò)的扇出。緩沖器的作用：把本地的時(shí)鐘節(jié)點(diǎn)與時(shí)鐘源隔離，以減輕時(shí)鐘源的驅(qū)動負(fù)載改善因時(shí)鐘線的RC網(wǎng)絡(luò)造成的時(shí)鐘波形的變差，減少了絕對的延時(shí)（Skew）值。這一方法并不能達(dá)到零的Skew。實(shí)際上沒有必要達(dá)到零的Skew。而只需要把Skew限定在一定的范圍內(nèi)。第42頁，課件共47頁，創(chuàng)作于2023年2月七、自定時(shí)系統(tǒng)第43頁，課件共47頁，創(chuàng)作于2023年2月自定時(shí)系統(tǒng)的例子第44頁，課件共47頁，創(chuàng)作于2023年2月自定時(shí)的特點(diǎn)自定時(shí)步驟有效地區(qū)分了在電路時(shí)序中包含的“實(shí)際時(shí)序”和“邏輯排序”。完成信號“Done”保證了實(shí)際的（物理的）時(shí)序約束被滿足并保證該電路在接受新的輸入之前是穩(wěn)定的?！癆cknowledge”和“Request”信號即通常所謂的“握手信號”則保證了“邏輯排序”。第45頁，課件共47頁，創(chuàng)作于2023年2月自定時(shí)步驟的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：同步系統(tǒng)的時(shí)序信號以全局為中心，而自定時(shí)系統(tǒng)的時(shí)序信號一般是局域的，避免了分布高速時(shí)鐘帶來的所有問題和開銷。自定時(shí)的同步是局域取得的，無任何對全局的副作用，這可以增加設(shè)計(jì)的模塊化自定時(shí)把實(shí)際的和邏輯的排序機(jī)理分隔開，使有潛力提高性能一個(gè)自定時(shí)電路是以硬件的平均速