實(shí)驗(yàn)一基于原理圖的十進(jìn)制計數(shù)器

實(shí)驗(yàn)一基于原理圖的十進(jìn)制計數(shù)器第1頁/共29頁實(shí)驗(yàn)一：基于原理圖的十進(jìn)制計數(shù)器設(shè)計第2頁/共29頁實(shí)驗(yàn)操作指南實(shí)驗(yàn)?zāi)康牡?頁/共29頁1、熟悉和掌握ISE

Foudation軟件的使用；2、掌握基于原理圖進(jìn)行FPGA設(shè)計開發(fā)的全流程；3、理解和掌握“自底向上”的層次化設(shè)計方法；4、溫習(xí)數(shù)字電路設(shè)計的基礎(chǔ)知識。實(shí)驗(yàn)原理完成一個具有數(shù)顯輸出的十進(jìn)制計數(shù)器設(shè)計。十進(jìn)制計數(shù)器七段數(shù)碼管顯示譯碼器使能控制端時鐘端異步清零端FPGA第4頁/共29頁1.

七段數(shù)碼管譯碼器的設(shè)計七段數(shù)碼管屬于數(shù)碼管的一種，是由7段二極管組成。按發(fā)光二極管單元銜接方式分為共陽極數(shù)碼管和共陽極數(shù)碼管。本實(shí)驗(yàn)使用共陽數(shù)碼管。它是指將一切發(fā)光二極管的陽極接到一同構(gòu)成公共陽極(COM)的數(shù)碼管。共陽數(shù)碼管在應(yīng)用時應(yīng)將公共極COM接到電源VCC上，當(dāng)某一字段發(fā)光二極管的陰極為低電平相應(yīng)字段就點(diǎn)亮，當(dāng)某一字段的陰極為高電平相應(yīng)字段就不亮。顯示譯碼器，一第般5頁/共是29頁將一種編碼譯成十表2-1七段字符顯示真值表數(shù)碼輸入輸出對應(yīng)碼(h)A3A2A1A0ABCDEFG000000000001811000110011CF2001000100923001100001864010010011CC501010100100A4601100100000A07011100011118F8100000000008091001000010084A1010000110088b10111101000E0C11000111001B1d11011000010C2E11100第6頁/

1

2共9

1頁0000B0采用“最小項(xiàng)譯碼器+邏輯門”的方案最小項(xiàng)譯碼器輸出能產(chǎn)生輸入變量的所有最小項(xiàng)，而任何一個組合邏輯函數(shù)都可以變換為最小項(xiàng)之和的標(biāo)準(zhǔn)形式，故采用譯碼器和門電路可實(shí)現(xiàn)任何單輸出或多輸出的組合邏輯函數(shù)。當(dāng)譯碼器輸出低電平有效時，一般選用與非門；當(dāng)譯碼器輸出高電平有效時，一般選用或門。本實(shí)驗(yàn)可以采用ISE軟件自帶的

“Decoder”庫中的4線-16線譯碼器D4_16E（帶使能端，輸出高第電7頁/平共29頁有效）和“Logic”seg7A第8頁/共29頁seg7第9頁/共29頁2.

十進(jìn)制計數(shù)器的設(shè)計調(diào)用ISE軟件自帶的“Counter”庫中的十進(jìn)制計數(shù)器CD4CE。CD4CE是一個同步十進(jìn)制器，輸入有異步清零控制端CLR、工作使能控制端CE和時鐘輸入端C，輸出有BCD碼計數(shù)值輸出端Q3~Q0，進(jìn)位輸出端TC和輸出狀態(tài)標(biāo)志位CEO。第10頁/共29頁Seg7cnt10第11頁/共29頁3.

基于原理圖的自底向上的設(shè)計流程第12頁/共29頁本實(shí)驗(yàn)為完成設(shè)計，采用了自底向上的設(shè)計流程。自底向上設(shè)計是一種設(shè)計程序的過程和方法，是

在設(shè)計具有層次結(jié)構(gòu)的大型程序時，先設(shè)計一些

較下層的程序，即去解決問題的各個不同的小部

分，然后把這些部分組合成為完整的程序。自底向上設(shè)計是從底層（具體部件）開始的，實(shí)際中無論是取用已有模塊還是自行設(shè)計電路，其設(shè)計成本和開發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計是從最底層開始的，所以難以保證總體設(shè)計的最佳性，例如電路結(jié)構(gòu)不優(yōu)化、能夠共用的器件沒有共用。實(shí)驗(yàn)設(shè)備第13頁/共29頁1、硬件設(shè)備計算機(jī)；【紅芯電子】RCXQ208_V5

FPGA開發(fā)板；USB連接線（接頭1扁1方）；開發(fā)板適配電源；【紅芯電子】RCXQ208_V5

FPGA開發(fā)板第14頁/共29頁第15頁/共29頁實(shí)驗(yàn)板上的四位一體共陽極數(shù)碼管第16頁/共29頁實(shí)驗(yàn)板上的數(shù)碼管電路第17頁/共29頁實(shí)驗(yàn)內(nèi)容第18頁/共29頁1、新建一個工程，為工程命名、指定存儲路徑和目標(biāo)芯片等。建議同

學(xué)們?yōu)槊總€工程都創(chuàng)建一個文件夾，并集中在一個文件夾進(jìn)行管理。建

議工程名、路徑名中不要使用中文。2、為工程新建一個原理圖文件，可命名為seg7A。采用“最小項(xiàng)譯碼

器+邏輯門”的方案，調(diào)用ISE自帶的元件符號，按圖2-2所示繪制好數(shù)碼管A段LED的驅(qū)動邏輯電路。并生成原理圖模塊符號，以便后面調(diào)用。器件屬性選擇第19頁/共29頁3、在資源管理區(qū)將“Sources

for”設(shè)置為“Behavioral

Simulation”，然后在任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New

Source”命令，然后選中“TestBench

WaveForm”類型，輸入文件名為“simseg7A”，點(diǎn)擊Next進(jìn)入下一頁。這時，工程中所有設(shè)計模塊的名稱都會顯示出來，可按需要選擇要進(jìn)行測試的模塊。由于此時工程內(nèi)還只有一個模塊seg7A，所以只列出了s下一頁eg7A。選中它點(diǎn)擊“Next”，直接點(diǎn)擊“Finish”按鍵后進(jìn)入。第20頁/共29頁4、HDL

Bencher工具自動啟動，等待用戶輸入所需的時序要求。由于seg7A是個組合電路，在時序要求上只有少數(shù)項(xiàng)可改動。將測試初始化長度（Initial

Length

of

TestBench）數(shù)值調(diào)整到2000。第21頁/共29頁5、編輯修改測試波形。對于總線值提供了模式設(shè)置功能。點(diǎn)擊點(diǎn)擊第22頁/共29頁6、在資源管理區(qū)中選中simseg7A，在資源操作區(qū)中雙擊“Xilinx

ISE

Simulator”下的“Simulate

Behavioral

Model”，啟動ISESimulator執(zhí)行仿真。查看仿真結(jié)果，如圖3.2所示，分析模塊功能是否正確。7、按以上步驟分別繪制七段顯示譯碼器的B~G段輸出函數(shù)原理圖，生成模塊符號，并做功能仿真。8、再為工程新建一個原理圖文件，命名為seg7，調(diào)用前面生成的A~G段輸出函數(shù)模塊符號，如圖2.3所示繪制七段顯示譯碼器原理圖。生成模塊符號，以便后面調(diào)用。9、為工程新建一個測試激勵文件，命名為Simseg7。編輯測試激勵文件。10、調(diào)用CD4CE計數(shù)器符號和seg7模塊符號，繪制計數(shù)器頂?shù)趯?3原頁/理共2圖9頁如圖2.4所示。11、為計數(shù)器頂層原理圖編輯測試激勵文件，執(zhí)行功能仿真驗(yàn)證。12、執(zhí)行綜合。閱讀綜合結(jié)果報告，記錄其中關(guān)于時鐘頻率、資源消耗等關(guān)鍵數(shù)據(jù)。第24頁/共29頁13、編輯引腳約束文件。本實(shí)驗(yàn)中使用了板上的撥動開關(guān)SW1，SW2，SW3控制輸入使

能信號，清零信號，數(shù)碼管選通信號。按鍵k2作為時鐘信號，本設(shè)計中由于采用了按鍵輸入作為計數(shù)器時鐘，因而使用PACE將無法鎖定clk信號到按鍵k2的連接引腳上。但可通過直接編輯約束文件，添加相關(guān)約束開關(guān)來達(dá)到目的。以四位一體的共陽極數(shù)碼管中的一個數(shù)NE碼T

"cl顯k"示LOC=為P57數(shù)|

I據(jù)OSTA輸NDAR出D=。LVCM約OS33束文件的內(nèi)容見下。|

CLOCK_DEDICATED_ROUTE=FALSE;NET

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=P100|

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DATA4

e|

IO第ST2A5N頁DAR/D共=29頁14、執(zhí)行實(shí)現(xiàn)。閱讀實(shí)現(xiàn)報告記錄芯片資源的耗用和關(guān)鍵性指標(biāo)參數(shù)。記錄芯片各類資源的耗用量；查看引腳報告看是否與鎖定一致；查看本設(shè)計的最高工作頻率。將這里得到數(shù)據(jù)與之前完成綜合后的數(shù)據(jù)做個比較。第26頁/共29頁15、執(zhí)行時序仿真驗(yàn)證。觀察仿真結(jié)果波形，說明的毛刺現(xiàn)象和延遲現(xiàn)象產(chǎn)生的原因。16、生成下載配置文件。17、準(zhǔn)備硬件開發(fā)板，連接外圍顯示模塊，連接好下載