基于fpga的機(jī)載視頻壓縮模塊設(shè)計(jì)

基于fpga的機(jī)載視頻壓縮模塊設(shè)計(jì)

f出于對(duì)f的擔(dān)憂設(shè)計(jì)，采用編程邏輯器（f），采集和壓縮輸入路徑xga和2個(gè)pal視頻，壓縮數(shù)據(jù)以傳輸?shù)街饕幚砟K。該方案采用低功耗高性能的FPGA器件作為核心處理器，簡(jiǎn)化了硬件架構(gòu)，因此降低了模塊功耗，提高了可靠性。該模塊設(shè)計(jì)已成功運(yùn)用在某重點(diǎn)型號(hào)飛機(jī)顯示控制管理系統(tǒng)。隨著機(jī)載視頻技術(shù)的發(fā)展，視頻顯示在現(xiàn)代飛機(jī)的機(jī)載顯示控制管理系統(tǒng)中占有越來越重要的位置。機(jī)載視頻可以實(shí)時(shí)監(jiān)控飛機(jī)上各個(gè)設(shè)備儀器的狀態(tài)，為飛機(jī)的安全高效的飛行和任務(wù)提供了有力的保障。XGA視頻作為一種數(shù)字視頻技術(shù)，具有清晰、實(shí)時(shí)、穩(wěn)定的特點(diǎn)，能夠滿足目前機(jī)載視頻的傳輸要求，在現(xiàn)代飛機(jī)中得到廣泛的應(yīng)用。隨著電子和計(jì)算機(jī)技術(shù)的蓬勃發(fā)展，數(shù)字視頻壓縮技術(shù)不斷進(jìn)步，其通用文件管理方式和越來越清晰的圖像效果受到航空電子系統(tǒng)的青睞。而高清數(shù)字視頻信息量較大，機(jī)載顯示系統(tǒng)傳輸帶寬有限，因此，如何有效并高質(zhì)量地壓縮高清視頻是機(jī)載視頻記錄的關(guān)鍵。本文針對(duì)機(jī)載XGA視頻的特點(diǎn)，結(jié)合H.264的視頻編碼標(biāo)準(zhǔn)，設(shè)計(jì)了一種基于FPGA的機(jī)載視頻壓縮模塊。方案以可編程邏輯器件（FPGA）為核心，配以外圍輔助電路，對(duì)輸入的5路XGA視頻和2路PAL視頻進(jìn)行采集并壓縮，壓縮后的數(shù)據(jù)通過PCIe總線傳輸給主處理模塊。該方案采用低功耗高性能的FPGA器件作為核心處理器，簡(jiǎn)化了硬件架構(gòu)，因此降低了模塊功耗，提高了可靠性。1視頻傳輸接口方案基于FPGA的機(jī)載視頻壓縮模塊的硬件架構(gòu)圖如圖1所示。該系統(tǒng)主要功能有：(1）支持5路分辨率為1024×768的XGA視頻信號(hào)，記錄幀率25幀/秒的壓縮、傳輸記錄功能，按H.264壓縮后，數(shù)據(jù)流帶寬總計(jì)為3MB/s;(2）支持2路PAL制式的視頻信號(hào)的壓縮傳輸記錄功能，按H.264壓縮后，數(shù)據(jù)流帶寬總計(jì)為1MB/s;(3）通過PCIe接口與外部模塊交換數(shù)據(jù)。為了降低系統(tǒng)功耗，本方案采用Xilinx公司的K7系列XC7K410T-2FFG900I的FPGA，內(nèi)含兩顆H.264視頻編碼IP核。該FPGA采用28nm工藝制造，與相似密度40nm器件相比，功耗降低一半，利用其豐富的邏輯資源和IP核資源并配合以相應(yīng)的外圍輔助電路模塊，構(gòu)建出一個(gè)靈活、可重構(gòu)的機(jī)載視頻采集和壓縮模塊。2視頻存儲(chǔ)顯示電路根據(jù)圖1所示，整個(gè)系統(tǒng)可以由電源轉(zhuǎn)換電路、配置加載電路、DDR2存儲(chǔ)電路、程序存儲(chǔ)電路、XGA視頻解碼電路、PAL視頻解碼電路、PCIe電路等部分組成。下面依次對(duì)每個(gè)部分進(jìn)行說明。2.1內(nèi)部電源電路電源轉(zhuǎn)換電路由Linear公司生產(chǎn)兩片的LTM4616電源模塊、一片LTM8025電源模塊以及一片TI公司生產(chǎn)的TPS74401電源芯片組成，將輸入的+5V直流電壓，轉(zhuǎn)換產(chǎn)生+3.3V、+1.8V、+1.2V、+1.0V、-5V等內(nèi)部電壓。LTM4616電源模塊產(chǎn)生+3.3V、+1.8V、+1.0V電壓，最大輸出電流8A。其中，+3.3V電壓主要用于接口芯片、FPGAI/O接口、FLASH存儲(chǔ)器等電路供電，+1.8V和+1.0V電壓主要用于FPGA內(nèi)核以及MGT內(nèi)部模塊供電。LTM8025電源模塊產(chǎn)生-5V電壓，最大輸出電流4A，主要用于接口芯片供電。TPS74401電源芯片產(chǎn)生+1.2V電壓，最大輸出電流2A，主要用于FPGA-MGT內(nèi)部模塊供電。具體的電源拓?fù)浣Y(jié)構(gòu)如圖2所示。2.2fps加載電路FPGA邏輯加載電路包括數(shù)據(jù)總線、地址總線、以及片選、寫使能、輸出使能等控制信號(hào)。其主要功能是在邏輯燒寫時(shí)，通過該電路往FLASH上燒寫配置文件，或者FPGA上電時(shí)，通過該電路從FLASH加載配置文件。FPGA不同的加載模方式對(duì)應(yīng)不同的FPGA配置管腳。本系統(tǒng)采用MasterBPI-Up異步并行加載模式。具體的電路圖如圖3所示。2.3ddr2芯片簡(jiǎn)介DDR2存儲(chǔ)器采用4片容量為64MB的DDR2SDRAM芯片，型號(hào)為MT47H32M16NF-25EAAT:H。4片DDR2芯片通過級(jí)聯(lián)構(gòu)成256MB的64bit動(dòng)態(tài)存儲(chǔ)器，該DDR2總線最高頻率400MHz，設(shè)計(jì)使用266MHz，速率為200Mbps。具體的電路圖如圖4所示。2.4系統(tǒng)工作原理程序FLASH存儲(chǔ)器采用國(guó)微電子公司生產(chǎn)的SM29LV256MC的FLASH存儲(chǔ)器，該器件容量為32MB，采用3.3V供電，可以通過配置管腳實(shí)現(xiàn)8位數(shù)據(jù)總線或者16位數(shù)據(jù)總線工作。數(shù)據(jù)讀取時(shí)間為120ns，擦寫次數(shù)可達(dá)100000次，本系統(tǒng)采用16位數(shù)據(jù)總線工作，用來存儲(chǔ)邏輯程序并保證掉電后程序不丟失。具體的電路圖如圖5所示。2.5格式視頻解碼XGA視頻解碼電路主要由ADV7403完成。ADV7403是一款高質(zhì)量、單芯片、多格式視頻解碼器，它支持將RGB/YPrPb分量的視頻信號(hào)解碼成數(shù)字RGB或者YCrCb像素流輸出，同時(shí)該器件也支持圖形數(shù)字化。本文所使用的功能即對(duì)輸入的RGB分量的XGA視頻信號(hào)解碼成4:4:4的24位RGB像素流輸出，具體的電路設(shè)計(jì)圖如圖6所示。2.6tvp5150芯片概述PAL視頻解碼電路主要由TVP5150芯片完成。將2路PAL接口視頻信號(hào)轉(zhuǎn)換為8bit的并行RGB信號(hào)以及時(shí)鐘、行場(chǎng)同步信號(hào)，輸出至FPGA。TVP5150芯片由FPGA通過I2C電路完成寄存器配置。TVP5150是一款模擬視頻解碼器，它支持將模擬視頻信號(hào)解碼成數(shù)字信號(hào)輸出，具體的電路設(shè)計(jì)圖如圖7所示。2.7基于pvps的bpsPCIe電路主要通過高速串行接口GTX實(shí)現(xiàn)。GTX支持500Mbps～12.5Gbps。電路設(shè)計(jì)如圖8所示，根據(jù)PCIExpress規(guī)范，發(fā)送端、時(shí)鐘采用交流耦合，耦合電容容值為0.1uf。端接的校準(zhǔn)電阻阻值為100歐姆。PCIe的參考時(shí)鐘由外部時(shí)鐘提供，時(shí)鐘頻率為100MHz。3視頻控制讀取模塊邏輯設(shè)計(jì)的流程圖如圖9所示。視頻信號(hào)輸入，先經(jīng)過格式轉(zhuǎn)換，轉(zhuǎn)換成4:2:2的YUV信號(hào)，再通過FIFO數(shù)據(jù)緩存后輸入到H.264的IP核，IP核完成寄存器配置后，開始對(duì)輸入的視頻進(jìn)行編碼，同時(shí)DDR2與H.264的IP核進(jìn)行通訊進(jìn)行視頻數(shù)據(jù)交互，編碼完成后，數(shù)據(jù)通過輸出碼流緩存輸出到PCIe接口，再通過PCIe輸出?？刂萍拇嫫髦饕獙?duì)視頻寄存器和PCIe接口進(jìn)行設(shè)置。本模塊FPGA內(nèi)置兩顆H.264的IP核，一顆IP核處理壓縮4路XGA視頻，另一顆IP核處理壓縮1路XGA視頻和2路PAL視頻。4試的顯示展示本方案搭建了硬件測(cè)試平臺(tái)進(jìn)行試驗(yàn)和驗(yàn)證。模塊測(cè)試的顯示效果圖如圖10所示。從圖中可以看出，5路XGA視頻和2路PAL視頻壓縮后解碼到播放器輸出顯示清晰穩(wěn)定，效果良好，達(dá)到了預(yù)期的目標(biāo)。5測(cè)試結(jié)果與分析本文提出了一種基于FPGA的機(jī)載視頻壓縮模塊的設(shè)計(jì)。該設(shè)計(jì)以可編程邏輯器件FPGA為核心，給出了系統(tǒng)的整體設(shè)計(jì)方案，再根據(jù)整體設(shè)計(jì)方案，對(duì)內(nèi)部的硬件和邏輯部分的設(shè)計(jì)進(jìn)行了詳細(xì)地闡述，最后，搭建硬件測(cè)試系統(tǒng)進(jìn)行測(cè)試和驗(yàn)證。測(cè)試和驗(yàn)證的結(jié)果表明，該模塊實(shí)現(xiàn)了5路XGA視頻、2路PAL制視頻的壓縮功能，整個(gè)測(cè)試系統(tǒng)工作正常，視頻信號(hào)清晰穩(wěn)定，效果良好，達(dá)到了預(yù)期目標(biāo)。另外，采用以FPGA為核心的方案，大大地簡(jiǎn)化了系統(tǒng)硬件架構(gòu)，從而降低了系統(tǒng)功耗，提高了可靠性。目前，該模塊設(shè)計(jì)已成功運(yùn)用在某重點(diǎn)型號(hào)飛機(jī)顯示控制管理系統(tǒng)。2003年3月，ITU-T和IS