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集成電路課程設計 專業(yè)班級計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸主體設計1、利用cadence軟件制作鐘控模三計數(shù)器，電源電壓Vo=3.3V,時鐘周期10ns,輸出延遲不超過1ns;二、設計思路分析：模三計數(shù)器為兩位二進制計數(shù)，從00,01,10循環(huán)計數(shù)，在不同的計數(shù)狀態(tài)下分別輸出一個周期的脈沖信號.鐘控模三計數(shù)器有一個用于輸入CP信號的信號是由兩位二進制計數(shù)控制。二進制計數(shù)從00,01,10循環(huán)計數(shù)，三個計數(shù)ABAB000101101000QABXYZ001000101010001三、電路設計：計數(shù)器，而與門、非門和D觸發(fā)器都可以在cadence下用CMOS器件構(gòu)成。1、反相器(非門)設計yuhvertestschemshcDseFle64mCnohAwisTactMahe2eToslsHel凸八掛善し壓區(qū)治已口|√Laba15timems)h0從上圖可以看出輸出延遲不超過1ns,符合設計要求。至此，反向器即非門單元設計完成。與門的邏輯關(guān)系表達式為Y=AB,在集成電路中用基本的CMOS單元構(gòu)成的與非門和非門組合構(gòu)成與門。其中，與非門由兩個PMOS管和兩個NMOS管組成。k3、D觸發(fā)器電路設計觸發(fā)器有電平觸發(fā)和邊沿觸發(fā)兩種。低電平觸發(fā)的主從觸發(fā)器工作時，必須在上升沿前加入輸入信號。如果在CP高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在CP觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。所以邊沿D觸發(fā)器也稱為維持阻塞邊沿D觸發(fā)器。對D觸發(fā)器的設計電路圖如下所示：H

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