微機主存儲器

微機主存儲器第1頁，課件共44頁，創(chuàng)作于2023年2月目錄半導體存儲器的分類及特點隨機存取存儲器RAM只讀存儲器ROM新型存儲器主存儲器系統(tǒng)設計第2頁，課件共44頁，創(chuàng)作于2023年2月5.1.1存儲器的分類5.1.1存儲器的分類存儲器

（基于USB--UniversalSerialBUS接口的電子盤等）（半導體存儲器，本章內(nèi)容)內(nèi)存（RAM+ROM）外存軟盤：普通1.44M硬盤：從10MB~?TBCD、DVD(650MB、4.7GB）高密度、大容量、快速、“無限次”擦寫、壽命長、可靠性高、抗干擾強、性價比高（1.3GB~幾個GB）磁盤磁光盤MO光盤U盤5.1半導體存儲器的分類及特點第3頁，課件共44頁，創(chuàng)作于2023年2月5.1.1存儲器的分類半導體存儲器的分類按存儲器的讀寫功能分類

讀寫存儲器RWM只讀存儲器ROM；按數(shù)據(jù)存儲單元的尋址方式分類隨機存取存儲器RAM順序存取存儲器SAM直接存取存儲器DAM按半導體器件原理分類雙極性TTL器件存儲器：單極性MOS器件存儲器：按存儲原理分類

隨機存取存儲器RAM

：易失性只讀存儲器ROM：非易失性按數(shù)據(jù)傳送方式分類

并行存儲器PM串行存儲器SM5.1半導體存儲器的分類及特點外存儲器第4頁，課件共44頁，創(chuàng)作于2023年2月5.1.1存儲器的分類從應用角度分：（Memory）半導體存儲器隨機存取存儲器（RAM）只讀存儲器（ROM）

雙極型RAM常用于Cache

MOS型RAM常用于內(nèi)存條掩膜ROM可編程ROM（PROM）紫外線可擦除的PROM（EPROM）電可擦除的PROM（EEPROM）快擦寫存儲器（FlashMemory）靜態(tài)SRAM動態(tài)DRAMNV-RAMTTL型ECL型I2L型5.1半導體存儲器的分類及特點第5頁，課件共44頁，創(chuàng)作于2023年2月5.1.2存儲器的分類特點5.1.2存儲器的分類特點RAM特點掉電丟失信息可讀，可寫常用于存放數(shù)據(jù)、中間結果、用戶程序等。雙極型與MOS型雙極型：優(yōu)點：存取速度快，多用于高速緩存(Cache)；缺點：功耗大，集成度較低，相對成本高MOS型：優(yōu)點：制造工藝簡單，集成度高，功耗低，相對價格便宜；缺點：存取速度較慢，多用于計算機內(nèi)存ROM特點掉電不丟失程序執(zhí)行時只能讀不能寫掩膜ROM不可改寫?？删幊蘌ROM、EPROM、E2PROM及FLASH在一定條件下可改寫。常用于存放固定程序或不易變的數(shù)據(jù)，如系統(tǒng)監(jiān)控程序。5.1半導體存儲器的分類及特點第6頁，課件共44頁，創(chuàng)作于2023年2月靜態(tài)RAM存儲單元（六管靜態(tài)存儲電路）(P218圖5-3）其中t1、t2為控制管，t3、t4為負載管。這個電路具有兩個相對的穩(wěn)態(tài)狀態(tài)，若tl管截止則A＝“l(fā)”(高電平)，它使t2管開啟，于是B＝“0”(低電平)，而B＝“0”又進一步保證了t1管的截止。所以，這種狀態(tài)在沒有外觸發(fā)的條件下是穩(wěn)定不變的。同樣，t1管導通即A＝“0”(低電平)，t2管截止即A＝“1”(高電平)的狀態(tài)也是穩(wěn)定的。因此，可以用這個電路的兩個相對穩(wěn)定的狀態(tài)來分別表示邏輯“1”和邏輯“0”。

第7頁，課件共44頁，創(chuàng)作于2023年2月當X譯碼輸出線為高電平時，T5、T6管導通，A、B端就分別與位線d0及相連；若相應的y譯碼輸出也是高電平，則T7、T8管(它們是一列公用的，不屬于某一個存儲單元)也是導通的，于是d0及

(這是存儲單元內(nèi)部的位線)就與輸入/輸出電路的i/o線及線相通。

寫入操作：寫入信號自i/o線及線輸入，如要寫入“1”，則i/o線為高電平而線為低電平，它們通過t7、t8管和T5、T6管分別與A端和B端相連，使A=“1”，B=“0”，即強迫T2管導通，Tl管截止，相當于把輸入電荷存儲于Tl和T2管的柵級。當輸入信號及地址選擇信號消失之后，T5、T6、T7Tt8都截止。由于存儲單元有電源及負載管，可以不斷地向柵極補充電荷，依靠兩個反相器的交叉控制，只要不掉電，就能保持寫入的信息“1”，而不用再生(刷新)。若要寫入“0”，則線為低電乎而i/o線為高電平，使Tl管導通，T2管截止即A=“0”，B=“1”。

第8頁，課件共44頁，創(chuàng)作于2023年2月單管動態(tài)存儲電路由一個MOS管T1和一個電容C構成。寫入時，字選擇線（地址選擇線）為高電平，T1管導通，寫入的信息通過位線（數(shù)據(jù)線）存入電容C中（寫入1對電容充電，寫入0對電容放電）；讀出時，字選擇線也為高電平，存儲在電容C上的電荷通過T1輸出到位線上。根據(jù)位線上有無電流可知存儲的信息是1還是0。字選擇線的信號由片內(nèi)地址譯得。動態(tài)隨機存取存儲器的基本單元電路可以采用4管電路或單管電路。由于單管電路元件數(shù)量少，芯片集成度高，所以被普遍使用。第9頁，課件共44頁，創(chuàng)作于2023年2月5.1.3半導體存儲器的性能指標5.1.2半導體存儲器的性能指標容量：指一個存儲器芯片能存儲的二進制信息。

存儲器芯片容量=存儲單元數(shù)×每單元的數(shù)據(jù)位數(shù)例：62648KB=8K×8bit

61162KB=2K×8bit

1字節(jié)=8bit；1KB=210字節(jié)=1024字節(jié)；1MB=210KB=1024KB；

1GB=210MB=1024MB；1TB=210GB=1024GB。2.最大存取時間：

訪問一次存儲器（對指定單元寫入或讀出）所需要的時間，這個時間的上限值即最大存取時間，一般為十幾ns到幾百ns。

從CPU給出有效的存儲器地址到存儲器輸出有效數(shù)據(jù)所需要的時間5.1半導體存儲器的分類及特點第10頁，課件共44頁，創(chuàng)作于2023年2月5.1.2半導體存儲器的性能指標5.1.3半導體存儲器的性能指標3.功耗：

存儲器單元的功耗μW/單元；存儲器芯片功耗mW/芯片使用功耗低的存貯器芯片構成存貯系統(tǒng)，不僅可以減少對電源容量的要求，降低系統(tǒng)溫度，而且還可以提高存貯系統(tǒng)的可靠性。4.其他指標：

工作電源：TTL型為+5V；MOS型為+3~+18V

可靠性：通常用平均故障間隔時間來衡量。集成度,

價格等。5.1半導體存儲器的分類及特點第11頁，課件共44頁，創(chuàng)作于2023年2月5.1.4半導體存儲器的基本構成5.1.4半導體存儲器的基本構成五個基本組成部分：存儲體，地址寄存器、地址譯碼器，數(shù)據(jù)緩沖器，控制電路地址寄存器存儲單元矩陣N×M數(shù)據(jù)緩沖器控制電路控制信號CPU地址信號數(shù)據(jù)總線1N地址譯碼器5.1半導體存儲器的分類及特點2023/7/1112第12頁，課件共44頁，創(chuàng)作于2023年2月5.1.4半導體存儲器的基本構成5.1.4半導體存儲器的基本構成存儲體基本存儲單元：內(nèi)部具有兩個穩(wěn)定的且相互對立的狀態(tài)存儲單元地址譯碼單譯碼，如P222圖5-8全部地址線由一個譯碼器完成譯碼，一個存儲單元對應一根譯碼輸出線雙譯碼：如P218圖5-2行譯碼器(又叫X譯碼器)和列譯碼器(又叫Y譯碼器)行列選擇線交叉處即為所選中的內(nèi)存單元，特點：譯碼輸出線較少。5.1半導體存儲器的分類及特點單譯碼雙譯碼2023/7/1113第13頁，課件共44頁，創(chuàng)作于2023年2月5.1.4半導體存儲器的基本構成單譯碼存儲器結構存儲單元矩陣N×MX譯碼器X地址寄存器輸入/輸出緩沖器控制電路輸出讀/寫選片M位M位M位5.1半導體存儲器的分類及特點第14頁，課件共44頁，創(chuàng)作于2023年2月5.1.4半導體存儲器的基本構成雙譯碼存儲器結構存儲單元矩陣4096×MX譯碼器X地址寄存器輸入/輸出緩沖器Y譯碼器Y地址寄存器控制電路輸出讀/寫選片M位M位M位行選擇線列選擇線5.1半導體存儲器的分類及特點第15頁，課件共44頁，創(chuàng)作于2023年2月5.2隨機存取存儲器RAM5.2.1靜態(tài)存儲器SRAM每個基本存儲單元由6各MOS管組成，集成度不高不需要刷新電路6264SRAM28腳DIP封裝：A0～A12為13條地址信號線D0～D7為8條雙向數(shù)據(jù)線。

、CE2為兩條片選信號的引線。為輸出允許信號。是寫允許信號。5.2隨機存取存儲器RAMCE1OEWEVcc2023/7/1116第16頁，課件共44頁，創(chuàng)作于2023年2月5.2.1靜態(tài)存儲器SRAM6264SRAM控制邏輯Din

寫

×

010Dout

讀0110

高阻

輸出禁止111

0

高阻

低功耗××0×

高阻

低功耗×××1I/O信號

工作方式

OEWECE2

CE15.2隨機存取存儲器RAM2023/7/1117第17頁，課件共44頁，創(chuàng)作于2023年2月5.2.1靜態(tài)存儲器SRAM6264SRAM與CPU的連接8086CPUWRRD8位DBAB0-12其余AB譯碼6264WEOECE2

CE1Vcc5.2隨機存取存儲器RAM2023/7/1118第18頁，課件共44頁，創(chuàng)作于2023年2月5.2隨機存取存儲器RAM5.2.2動態(tài)存儲器DRAM每個基本存儲單元由一個MOS管和一個電容組成，集成度高，功耗低需要外加刷新邏輯電路5.2隨機存取存儲器RAM第19頁，課件共44頁，創(chuàng)作于2023年2月5.2.2動態(tài)存儲器DRAM6164DRAM（1）外部結構16引腳封裝?A0~A7：地址信號的輸入引腳，用來分時接收CPU送來的8位行、列地址；

?：行地址選通信號輸入引腳，低電平有效，兼作芯片選擇信號。當為低電平時，表明芯片當前接收的是行地址；?：列地址選通信號輸入引腳，低電平有效，表明當前正在接收的是列地址(此時應保持為低電平)；?：寫允許控制信號輸入引腳，當其為低電平時，執(zhí)行寫操作；否則，執(zhí)行讀操作。?DIN：數(shù)據(jù)輸入引腳；?DOUT：數(shù)據(jù)輸出引腳；?VDD：+5V電源引腳；?GND：地；?N/C：未用引腳。GND5.2隨機存取存儲器RAMRASCASWE第20頁，課件共44頁，創(chuàng)作于2023年2月5.2.2動態(tài)存儲器DRAM6164DRAM

（2）內(nèi)部結構?存儲體：64K×1，分成4個128×128存儲矩陣；?地址鎖存器：

6164DRAM采用雙譯碼方式，其16位地址信息要分兩次送入芯片內(nèi)部，在芯片內(nèi)部有一個能保存8位地址信息的地址鎖存器；?數(shù)據(jù)輸入緩沖器：用以暫存輸入的數(shù)據(jù)；?數(shù)據(jù)輸出緩沖器：用以暫存要輸出的數(shù)據(jù)；??I/O門電路：由行、列地址信號的最高位控制，譯碼后能從相應的4個存儲矩陣中選擇一個進行輸入／輸出操作；5.2隨機存取存儲器RAM第21頁，課件共44頁，創(chuàng)作于2023年2月5.2.2動態(tài)存儲器DRAM動態(tài)存儲器DRAM6164DRAM（2）內(nèi)部結構?行、列時鐘緩沖器：用以協(xié)調(diào)行、列地址的選通信號；?寫允許時鐘緩沖器：用以控制芯片的數(shù)據(jù)傳送方向；?

128讀出放大器：與4個128×128存儲陣列相對應，接收由行地址選通的4×128個存儲單元的信息，經(jīng)放大后，再寫回原存儲單元，是實現(xiàn)刷新操作的重要部分；?1/128行、列譯碼器：分別用來接收7位的行、列地址，經(jīng)譯碼后，從128×128個存儲單元中選擇一個確定的存儲單元，以便對其進行讀/寫操作。

5.2隨機存取存儲器RAM第22頁，課件共44頁，創(chuàng)作于2023年2月5.3只讀存儲器ROM固定掩膜編程ROM制造時以掩膜確定固定信息可編程PROM出廠時全為0，用戶編程，熔絲熔斷為1，否則為0可擦除可編程EPROM可擦除信息，進行重新編程紫外光擦除可編程EPROM電擦除可編程EEPROM5.3只讀存儲器ROM第23頁，課件共44頁，創(chuàng)作于2023年2月5.3.1紫外光擦除可編程2732EPROM紫外光擦除可編程2732EPROMA1A2A3A4A5A6A7O1O2O0A0GNDVCCA8A9A11OE/VPPA10CEO7O6O5O4O3123456789101112131415161718192021222324VCCGNDVPPCE輸出允許片選

和編程邏輯譯碼yx譯碼輸出緩沖.........

選通y32KBit存儲矩陣地址輸入~

數(shù)據(jù)輸出O0O7~A0A11OE/VPP5.3只讀存儲器ROM第24頁，課件共44頁，創(chuàng)作于2023年2月5.3.1紫外光擦除可編程2732EPROM引腳功能地址線A0-A11：12條，可尋址4K個存儲單元數(shù)據(jù)線O0-O7：8條。每個存儲單元存8位二進制信息控制線：片選控制線：讀控制線，該引腳在編程時提供編程電壓輸入電源線VCC：芯片工作電壓（+5V）GND：地線VPP：與共用，編程電壓（+12.5V或+25V）CEOE5.3只讀存儲器ROMOE第25頁，課件共44頁，創(chuàng)作于2023年2月5.3.1紫外光擦除可編程2732EPROM2732EPROM的工作方式功能CEOE/VPPA9VCC輸出讀VILVIL×+5VDOUT輸出禁止VILVIH×+5V高阻待機VIH××+5V高阻編程VILVPP×+5VDIN編程禁止VIHVPP×+5V高阻讀標識碼VILVILVH+5V標識碼5.3只讀存儲器ROM（1）進入編程方式。（2）編程地址送地址引腳，數(shù)據(jù)引腳輸入8位編程數(shù)據(jù)，（3）地址和數(shù)據(jù)穩(wěn)定后，CE端加1個低有效的50ms~55ms編程脈沖（直流信號不起作用），寫入1個單元。（4）然后可換地址、數(shù)據(jù)寫第2個單元。從數(shù)據(jù)線上讀出制造廠和器件類型的編碼。2023/7/1126第26頁，課件共44頁，創(chuàng)作于2023年2月5.3.2電擦除可編程EEPROM電擦除可編程EEPROM并行接口芯片特點：容量大，速度快，功耗大，價格貴EEPROM28C64串行接口芯片特點：容量小，速度慢，功耗小，價格低；

8引腳DIP封裝，易于升級EEPROM24C645.3只讀存儲器ROM第27頁，課件共44頁，創(chuàng)作于2023年2月5.4主存儲器系統(tǒng)設計5.4.1存儲器芯片的選擇選擇依據(jù)：實際需要：用途、成本、維護選擇考慮芯片方面ROM與RAM的選擇容量速度功耗5.4主存儲器系統(tǒng)設計第28頁，課件共44頁，創(chuàng)作于2023年2月5.4.2存儲器的地址分配地址分配原則：根據(jù)選擇芯片以及實際需要分配地址PC/XT的地址分配（P230圖5-15）執(zhí)行起始地址存放BIOS的ROM地址：0FE000H～0FFFFFH中斷向量地址：00000H~003FFH顯示緩存RAM地址：0A0000H~0BFFFFH用戶程序RAM地址：04000H~9FFFFH5.4主存儲器系統(tǒng)設計第29頁，課件共44頁，創(chuàng)作于2023年2月5.4.3存儲器芯片與CPU的連接存儲器芯片與CPU的連接總線連接地址總線數(shù)據(jù)總線控制總線總線負載能力設計CPU芯片時，一般考慮其輸出線的直流負載能力為帶一個TTL負載?，F(xiàn)在的存儲器一般都為MOS電路，直流負載很小，主要的負載是電容負載在小型系統(tǒng)中，CPU可以直接與存儲器相連較大的系統(tǒng)中，若CPU的負載能力不能滿足要求，可以由緩沖器的輸出再帶負載。存儲器芯片與CPU的速度匹配5.4主存儲器系統(tǒng)設計第30頁，課件共44頁，創(chuàng)作于2023年2月二、存儲器連接常用接口電路1、總線緩沖器緩沖器主要用于CPU總線的緩沖，以增加總線驅動負載的能力。2、地址鎖存器常用的地址鎖存器有帶三態(tài)緩沖輸出的74LS373，如圖P115OE：為輸出使能端。低電平時，鎖存器輸出；高電平時，輸出呈高阻態(tài)。G：選通脈沖輸入端。選通脈沖有效時，數(shù)據(jù)輸入D0~D7被鎖存。第31頁，課件共44頁，創(chuàng)作于2023年2月3、地址譯碼器

常用的譯碼芯片有：74LS139（雙2－4譯碼器）和74LS138（3－8譯碼器）等。第32頁，課件共44頁，創(chuàng)作于2023年2月輸入輸出允許選擇G1G2

CBA

Y0Y1Y2Y3Y4Y5Y6Y7

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1╳╳╳

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11111110第33頁，課件共44頁，創(chuàng)作于2023年2月5.4.4存儲器的尋址方法存儲器的尋址方法尋址方式：片選：選擇存儲器芯片字選：選擇存儲器芯片片內(nèi)的存儲單元CPU地址線尋址連接片內(nèi)地址線：低位地址線，實現(xiàn)字選片選地址線：高位地址線，實現(xiàn)片選片選的實現(xiàn)線選法譯碼法部分譯碼法全譯碼法5.4主存儲器系統(tǒng)設計第34頁，課件共44頁，創(chuàng)作于2023年2月5.4.4存儲器的尋址方法線選法連線方法：用除片內(nèi)地址線外的高位地址線中的任一根做為片選信號，直接接各存儲器的片選端來區(qū)別各芯片的地址。特點：線選法簡單有地址重疊區(qū)：2（19~17）=23多芯片時：地址有可能不連續(xù)軟件上必須保證這些片選線每次尋址時只能有一位有效，決不允許多于一位同時有效。令未用到的高位地址全為0，則稱為基本存貯器地址。5.4主存儲器系統(tǒng)設計第35頁，課件共44頁，創(chuàng)作于2023年2月5.4.4存儲器的尋址方法5.4主存儲器系統(tǒng)設計1KBROM1KBRAM1KBRAMCPUCECECED0-D7D0-D7D0-D7D0-D7A0-A9A10A11A12A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0×××1100000000000×××1101111111111芯片1的基本存儲地址為：1800H-1BFFH1100芯片2的基本存儲地址為：1400H-17FFH1100芯片3的基本存儲地址為：0C00H-0FFFH線選法第36頁，課件共44頁，創(chuàng)作于2023年2月5.4.4存儲器的尋址方法部分譯碼法連線方法除片內(nèi)尋址外的高位地址的一部分來譯碼產(chǎn)生片選信號。特點簡單地址重疊，圖中每個地址有2（19~15）=25個重疊地址。地址有可能不連續(xù)：P232例5-2不連續(xù)的原因：沒有使用片內(nèi)尋址線相鄰的高位地址線5.4主存儲器系統(tǒng)設計第37頁，課件共44頁，創(chuàng)作于2023年2月5.4.4存儲器的尋址方法A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0×××××00000000000×××××011111111115.4主存儲器系統(tǒng)設計A10為0，芯片1有效，基本存儲地址為：0000H-03FFH部分譯碼法1KBROM1KBRAMCPUCECED0-D7D0-D7D0-D7A0-A9A10A11A12譯碼器A11A10×1×1A10為1，芯片2有效，基本存儲地址為：0400H-07FFHA11A100×0×A11A101×1×A10為片選信號A11為片選信號A11為0，芯片1有效，基本存儲地址為：0000H-03FFHA11為1，芯片2有效，基本存儲地址為：0800H-0BFFH地址連續(xù)地址不連續(xù)第38頁，課件共44頁，創(chuàng)作于2023年2月5.4.4存儲器的尋址方法全譯碼法連線方法片內(nèi)尋址未用的全部高位地址線都參加譯碼，譯碼輸出作為片選信號，使得每個存貯器單元地址唯一。優(yōu)點：地址唯一地址連續(xù)便于擴展5.4主存儲器系統(tǒng)設計第