硬件工程師測試題

硬件工程師測試題1/2硬件工程師測試題（共4頁）姓名出生日期性別學歷專業(yè)何時畢業(yè)于何校現住址聯系電話任振飛1990.0101男碩士控制科學與工程2016.04哈爾濱工程大學青島黃島區(qū)隱珠街道奧海園以下試題僅供考核應聘者對基礎知識的掌握能力，并非錄用標準。測試通過后是面試，會與你進一步交流更多的內容。希望你獨立完成，以免浪費彼此時間。如圖：已知A點電壓為12V，問VB＝10V、VC＝8V、VD＝4V。如圖：已知4組電池電壓相等，4個電阻阻值相同，R上的功耗為1W。問R2，R3，R4功耗分別為4W、9W、16W。3、如圖：已知兩個電容的容量相等，兩個電阻的阻值相等，且在正弦波信號源的頻率上，容抗等于感抗等于電阻（即XC＝XL＝R），用示波器觀察A點波形為圖VA，請問VB的相位超前90，幅度0.707Va；VC的相位0，幅度Va?；驅，C點波形繪出。硬件工程師測試題全文共7頁，當前為第1頁。硬件工程師測試題全文共7頁，當前為第1頁。如圖：A點波形為5KHz方波，周期為0.2ms，1K×0.01μF＝0.01ms，100K×0.01μF＝1ms，請將B—C點波形繪出。5、如圖：已知6支晶體管的型號為3DG6(或9013)，放大倍數β＝100，A點電壓為12V，問VB＝11.3V、VC＝0V、VD＝0.7V、VE＝5.5V、VF＝12V。6、已知如圖：問A點電壓VA＝-3V、VB＝-6V、VC＝-9.75V。7、畫出一個狀態(tài)機（自動售簽字筆，單價2元，每次售1支，投幣只投1元或5角）根據題意，可分析出狀態(tài)機的狀態(tài)包括：S0（00001）：初始狀態(tài)，未投幣或已取商品S1（00010）：投幣5角硬件工程師測試題全文共7頁，當前為第2頁。S2（00100）：投幣1元硬件工程師測試題全文共7頁，當前為第2頁。S3（01000）：投幣1.5元S4（10000）：投幣2元或以上狀態(tài)轉換如下：8、用門電路（與、或、非門）設計2－4譯碼器的電路9、用D觸發(fā)器設計二分頻電路硬件工程師測試題全文共7頁，當前為第3頁。硬件工程師測試題全文共7頁，當前為第3頁。10、什么是同步邏輯和異步邏輯整個設計中只有一個全局時鐘為同步邏輯，多時鐘系統(tǒng)邏輯設計為異步邏輯11、如圖：CLK周期為Tclk，忽略CLK到D1和D2的時間差。假設觸發(fā)器D1的輸出延遲為0，D1和D2之間組合邏輯電路的最大延遲為Tmax，最小為Tmin。問：觸發(fā)器D2的建立時間Ts和保持時間Th應滿足什么條件？Ts<Tclk-TmaxTh<Tmin12、簡述你所了解的處理器都有哪些？各自特點分別是什么？CX20774:USB編解碼器、集成DSP和三色PWMLED驅動器、2.0全速、單端Mic輸入、單端Speaker輸出、立體聲、支持UARTI2C以及I2S通信MT2601：集成Bluetooth、WLAN和GPS模塊，該芯片集成了一個雙核ARMCortex-A7MPCoreTM，支持各種引導接口，包括eMMC和32位LPDDR2。相關接口可用于與相機、觸摸屏顯示器、MMC/SD卡等外圍設備連接。硬件工程師測試題全文共7頁，當前為第4頁。13、請用方框圖畫出你熟悉的嵌入式系統(tǒng)的硬件框圖，并簡述其功能及用途。硬件工程師測試題全文共7頁，當前為第4頁。該項目是美國某知名通訊公司委托我司自主研發(fā)設計的一款有線單雙耳話務耳機，該產品控制器基于科勝訊CX20774平臺設計與耳機結合實現各種狀態(tài)下的指示燈顯示以及通話、靜音和音量加減等基本功能，該產品可應用于電腦以及座機。14、列舉你所熟悉的常用通信接口。I2CSPII2SUART15、DDR2布線要注意哪些？（提示：從PCB層疊、信號分組、線長、線間距、阻抗等方面來分析說明）信號分組：????硬件工程師測試題全文共7頁，當前為第5頁。?DDR2的布線中習慣把信號分成若干組來進行設計，分成同組的信號具有相關或者相似的信號特性。?????硬件工程師測試題全文共7頁，當前為第5頁。時鐘組：差分時鐘信號，每一對信號都是同頻同相的。ckp0和ckn0為一對。?????數據組：對主板64位DDR2內存來說數據每8位（也就是一個byte）為一組可以分為八組，數據dq[0:7]、數據掩碼dqm0、數據選通差分信號dqsp0和dqsn0為一組，以此類推。同個數據組的信號應該在同一個信號層上走線，換層也應該一起換，為了方便在同一個信號層走線可以將數據位互換。比如dq2信號在走線的時候發(fā)現如果按照原理圖來走線會跟dq4交錯，這樣就不得不換層走線，我們通過互換數據位就可以使信號走同層，對內存來說每一位存進什么內容讀出也是什么內容，互換不會受影響，但是互換的條件必須是在同一組內8個bit之間。?????地址/命令組：MA[0:14]、BA0、BA1、BA2、RAS、CAS、WE?????控制組：時鐘使能CKE、片選CS、終端電阻選通ODT為一組，對內存條來說DIMM0用到了CKE0、CKE1、CS0、CS1、ODT0、ODT1。做板載內存設計的時候，可以只用CKE0、CS0、ODT0，控制4片16位的內存芯片。PCB疊層：?????對六層板來說一般的疊層都是top、GND、singnal2、singnal3、POWER、bottom，信號一般情況下以GND為參考平面比較好。走線的阻抗由走線寬度、走線的銅箔厚度、走線到參考平面的距離、參考平面的銅箔厚度和板介質材料決定，PCB設計的時候應該遵守CPU廠家阻抗設計要求來設置疊層。一般PCB設計軟件也能計算阻抗，找PCB生產廠家了解了板材介質厚度的資料后可以自行設計疊層、線寬。地址/命令信號、控制信號可以以1.8V內存工作電壓為參考平面。長度控制：?????對DDR2這種高頻的信號來說走線長度應該計算到CPU核心，這就引入了一個叫封裝長度的概念。硅晶元經過物理化學的方法刻蝕而成CPU核心，再將CPU核心封裝到一塊小的PCB基板上就成了我們常見的CPU。那塊小的PCB上管腳到CPU核心的走線長度被稱為封裝長度。??????到同一行列（rank）內存的時鐘長度應該控制在正負5mil以內。??????硬件工程師測試題全文共7頁，當前為第6頁。同一個數據組內所有走線長度控制在數據選通信號DQS的正負20mil范圍內為宜，不同數據組之間長度可以不同，但是應該控制在時鐘信號的正負500mil以內。?????硬件工程師測試題全文共7頁，當前為第6頁。地址/命令組信號長度控制不是特別嚴格，INTEL凌動N450要求控制在時鐘信號負500mil到正1000mil以內。也就是說最長和最短的信號可以相差1500mil，但是布線的時候還是盡量把信號長度差縮小比較好。布線的時候這組信號長度完全相等也沒有問題，但是這樣占用的PCB空間也大，花費的時間也多。如果地址/命令信號長度超出時鐘信號幾千mil，那就需要在BIOS固件中好好調節(jié)了?？刂圃贑PU要求的范圍內，需要做板載內存的時候只需要配置好內存SPD就可以了。?????控制組信號長度控制要求和地址/命令組信號的要求類似，設計的時候應該按照CPU廠家的要求來做，INTEL凌動N450要求控制在時鐘信號0mil到正1000mil以內。走線間距：?????硬件工程師測試題全文共7頁，當前為第7頁。一般來說走線都應該按照3W原則來走線，也就是同一個平面上線與線的間距為3倍線的寬度。但