計(jì)算機(jī)中常用組合邏輯電路

計(jì)算機(jī)中常用組合邏輯電路第一頁，共八十七頁，編輯于2023年，星期五1）半加器1、半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。一、二進(jìn)制并行加法器第二頁，共八十七頁，編輯于2023年，星期五2）全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。第三頁，共八十七頁，編輯于2023年，星期五全加器的邏輯圖和邏輯符號第四頁，共八十七頁，編輯于2023年，星期五實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1）串行進(jìn)位加法器2、二進(jìn)制并行加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。第五頁，共八十七頁，編輯于2023年，星期五第六頁，共八十七頁，編輯于2023年，星期五進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式2）并行進(jìn)位加法器（超前進(jìn)位加法器）第七頁，共八十七頁，編輯于2023年，星期五4位超前進(jìn)位加法器遞推公式第八頁，共八十七頁，編輯于2023年，星期五超前進(jìn)位發(fā)生器第九頁，共八十七頁，編輯于2023年，星期五集成二進(jìn)制4位超前進(jìn)位加法器芯片集成四位二進(jìn)制數(shù)并行加法器74283引腳圖集成四位二進(jìn)制數(shù)并行加法器74283邏輯符號第十頁，共八十七頁，編輯于2023年，星期五加法器的級連第十一頁，共八十七頁，編輯于2023年，星期五3）加法器的應(yīng)用舉例1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。第十二頁，共八十七頁，編輯于2023年，星期五二-十進(jìn)制加法器修正條件加6調(diào)整第十三頁，共八十七頁，編輯于2023年，星期五100010100010100010100010100010001××××××××××××××××××××××××100010001××××××a0＞

b0a0＜

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b3A＞BA＜BA=BAL＞BLAL＜BLAL=BLa0b0a1b1a2b2a3b3輸出級聯(lián)輸入比較輸入四位比較器74LS85功能表第十四頁，共八十七頁，編輯于2023年，星期五比較原理比較兩個(gè)二進(jìn)制數(shù)的大小要從最高位開始比較直至最低位。如對于A=A3A2A1A0和B=B3B2B1B0，若A3>B3，以下各位不必比較，就可判斷A>B，反之，若A3<B3，則A<B；若A3=B3，則比較A2和B2的關(guān)系，……直至最低位，從而可以確定A和B的關(guān)系；只有A和B各位都相等才能有A=B。二、數(shù)值比較器第十五頁，共八十七頁，編輯于2023年，星期五1、一位比較器兩個(gè)一位二進(jìn)制數(shù)Ai和Bi的比較有三種結(jié)果：Ai>Bi，Ai<Bi，Ai=Bi。其真值表如下表所示。一位比較器真值表輸入輸出AiBi(Ai=Bi)(Ai<Bi)(Ai>Bi)01010110110000100001由表可得出一位比較器的三個(gè)輸出端的邏輯表達(dá)式分別為：第十六頁，共八十七頁，編輯于2023年，星期五(Ai=Bi)AiBi(Ai<Bi)(Ai>Bi)≥1&&&&11邏輯圖：第十七頁，共八十七頁，編輯于2023年，星期五2、四位比較器中規(guī)模四位數(shù)值比較器CC14585(74LS85)的邏輯圖和邏輯符號如下圖所示。A3A2A1A0和B3B2B1B0為比較輸入；A>B、A<B、A=B為比較輸出；a>b、a<b、a=b為級聯(lián)輸入。級聯(lián)輸入是為多片四位二進(jìn)制數(shù)值比較器連接起來，實(shí)現(xiàn)更多位數(shù)比較而設(shè)置的。第十八頁，共八十七頁，編輯于2023年，星期五≥1A3B3≥1A2B2≥1A1B1≥1A0B0A3⊕B3A2⊕B2A1⊕B1A0⊕B0A>BA<BA=B≥1≥1FA>BFA<BFA=B(a)邏輯圖&&&&&&&&&&&&&&&11111111邏輯圖：第十九頁，共八十七頁，編輯于2023年，星期五A3A2A1A0B3B2B1B0A＞BA＜BA=BFA＞BFA＜BFA=B邏輯符號：第二十頁，共八十七頁，編輯于2023年，星期五四位數(shù)值比較器真值表①②③比較輸入級聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0(a>b)(a<b)(a=b)(A>B)(A<B)(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××

××A0>B0A0<B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001第二十一頁，共八十七頁，編輯于2023年，星期五第二十二頁，共八十七頁，編輯于2023年，星期五八位二進(jìn)制數(shù)比較時(shí)，若高四位相等，就得看低四位比較結(jié)果。用兩片74LS85比較八位數(shù)時(shí)，高四位的輸出就是八位數(shù)比較結(jié)果的輸出。低四位片輸出接到高四位片的級聯(lián)輸入，從而高四位相等時(shí)，高四位的輸出取決于級聯(lián)輸入—低四位的比較結(jié)果。四位比較器的級聯(lián)第二十三頁，共八十七頁，編輯于2023年，星期五A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(1)010兩片74LS85構(gòu)成的八位數(shù)值比較的邏輯圖A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(2)實(shí)現(xiàn)邏輯圖第二十四頁，共八十七頁，編輯于2023年，星期五AHBHAL>BLAL<BLAL=BL474LS854AL>BLAL<BLAL=BL高位ALBLAL>BLAL<BLAL=BL474LS854AL>BLAL<BLAL=BL低位Vcc第二十五頁，共八十七頁，編輯于2023年，星期五三、譯碼器和編碼器二進(jìn)制譯碼器二-十進(jìn)制譯碼器顯示譯碼器二進(jìn)制編碼器二-十進(jìn)制編碼器譯碼器編碼器第二十六頁，共八十七頁，編輯于2023年，星期五把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。

1、譯碼器第二十七頁，共八十七頁，編輯于2023年，星期五1）二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。第二十八頁，共八十七頁，編輯于2023年，星期五0Y1Y2Y3Y4Y5Y6Y7Y＆＆＆＆＆＆＆＆111111＆10G1G2G3G4G5G6G7GSSG1GG2AG2B0A1A2A集成3-8線譯碼器74LS138邏輯圖：第二十九頁，共八十七頁，編輯于2023年，星期五真值表輸入：自然二進(jìn)制碼輸出：低電平有效第三十頁，共八十七頁，編輯于2023年，星期五A074LS138A1A2如上真值表可知:輸出是低電平有效,各輸出端的表達(dá)式如下:邏輯符號表達(dá)式第三十一頁，共八十七頁，編輯于2023年，星期五A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。引腳排列圖A0

A1A2

G2A

G2B

G1

Y7

GNDVCCY0

Y1Y2Y3

Y4

Y5Y6第三十二頁，共八十七頁，編輯于2023年，星期五例：用3-8線譯碼器74138和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器全減器真值表ABGDiGi0000000111010110110110010101001100011111譯碼器的應(yīng)用：第三十三頁，共八十七頁，編輯于2023年，星期五A074LS138Y0A1A2G2AG1G2BY1Y2Y3Y4Y5Y6Y7&○Di&○

GiABC

100第三十四頁，共八十七頁，編輯于2023年，星期五例2：74LS138的級聯(lián)第三十五頁，共八十七頁，編輯于2023年，星期五…………例2：74LS138的級聯(lián)第三十六頁，共八十七頁，編輯于2023年，星期五二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2）8421碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。第三十七頁，共八十七頁，編輯于2023年，星期五真值表（高電平有效）第三十八頁，共八十七頁，編輯于2023年，星期五邏輯表達(dá)式邏輯圖第三十九頁，共八十七頁，編輯于2023年，星期五A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011000111111110110011111111110D全1真值表（低電平有效）第四十頁，共八十七頁，編輯于2023年，星期五集成8421BCD碼譯碼器74LS42第四十一頁，共八十七頁，編輯于2023年，星期五3）顯示譯碼器數(shù)碼顯示器外形圖

用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。第四十二頁，共八十七頁，編輯于2023年，星期五顯示譯碼器真值表真值表僅適用于共陰極LED第四十三頁，共八十七頁，編輯于2023年，星期五七段數(shù)字顯示譯碼器74LS48引腳排列圖第四十四頁，共八十七頁，編輯于2023年，星期五功能表（輸出）第四十五頁，共八十七頁，編輯于2023年，星期五輔助端功能第四十六頁，共八十七頁，編輯于2023年，星期五用74LS48驅(qū)動(dòng)共陰極數(shù)碼管第四十七頁，共八十七頁，編輯于2023年，星期五數(shù)碼顯示電路的顯示系統(tǒng)第四十八頁，共八十七頁，編輯于2023年，星期五2、編碼器二-十進(jìn)制編碼器（BCD碼編碼器）優(yōu)先編碼器第四十九頁，共八十七頁，編輯于2023年，星期五二-十進(jìn)制編碼器1）8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表第五十頁，共八十七頁，編輯于2023年，星期五邏輯表達(dá)式邏輯圖第五十一頁，共八十七頁，編輯于2023年，星期五2）8421BCD碼優(yōu)先編碼器真值表第五十二頁，共八十七頁，編輯于2023年，星期五邏輯表達(dá)式第五十三頁，共八十七頁，編輯于2023年，星期五邏輯圖第五十四頁，共八十七頁，編輯于2023年，星期五集成10線-4線優(yōu)先編碼器第五十五頁，共八十七頁，編輯于2023年，星期五二進(jìn)制優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148第五十六頁，共八十七頁，編輯于2023年，星期五ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX＝0表示是編碼輸出；YEX＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS148第五十七頁，共八十七頁，編輯于2023年，星期五集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第五十八頁，共八十七頁，編輯于2023年，星期五集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器例：第五十九頁，共八十七頁，編輯于2023年，星期五四、多路選擇器（數(shù)據(jù)分配器）在數(shù)字系統(tǒng)中，經(jīng)常需要在多個(gè)通道的信號中指定某個(gè)通道的信號傳送到公共數(shù)據(jù)總線上，完成這一功能的邏輯電路稱為數(shù)據(jù)選擇器，其框圖和等效電路如下圖所示。

數(shù)據(jù)選擇器第六十頁，共八十七頁，編輯于2023年，星期五四路選擇器D0D1D2D3A1A0Y第六十一頁，共八十七頁，編輯于2023年，星期五電路圖邏輯符號4選1數(shù)據(jù)選擇器第六十二頁，共八十七頁，編輯于2023年，星期五真值表邏輯表達(dá)式由地址碼決定從４路輸入中選擇哪１路輸出。第六十三頁，共八十七頁，編輯于2023年，星期五典型芯片MUX74153（雙4路）MUX74152（8路，無使能控制）MUX74151（8路）MUX74150（16路）第六十四頁，共八十七頁，編輯于2023年，星期五集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。第六十五頁，共八十七頁，編輯于2023年，星期五集成8選1數(shù)據(jù)選擇器74LS151第六十六頁，共八十七頁，編輯于2023年，星期五邏輯符號第六十七頁，共八十七頁，編輯于2023年，星期五74LS151的真值表第六十八頁，共八十七頁，編輯于2023年，星期五數(shù)據(jù)選擇器的擴(kuò)展第六十九頁，共八十七頁，編輯于2023年，星期五數(shù)據(jù)選擇器的應(yīng)用基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。N=2n-1第七十頁，共八十七頁，編輯于2023年，星期五基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量。第七十一頁，共八十七頁，編輯于2023年，星期五求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：比較L和Y，得：3第七十二頁，共八十七頁，編輯于2023年，星期五畫連線圖