數(shù)字電子技術(shù)-第二章邏輯門電路

§2-1概述

門電路

正、負(fù)邏輯1本文檔共59頁(yè)；當(dāng)前第1頁(yè)；編輯于星期三\8點(diǎn)5分邏輯門電路：用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路統(tǒng)稱為門電路基本和常用門電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等邏輯1和0：電子電路中用高、低電平來表示正、負(fù)邏輯：2本文檔共59頁(yè)；當(dāng)前第2頁(yè)；編輯于星期三\8點(diǎn)5分獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)單開關(guān)電路互補(bǔ)開關(guān)電路3本文檔共59頁(yè)；當(dāng)前第3頁(yè)；編輯于星期三\8點(diǎn)5分§2-2二極管、三極管開關(guān)等效電路

二極管開關(guān)等效電路

三極管開關(guān)等效電路4本文檔共59頁(yè)；當(dāng)前第4頁(yè)；編輯于星期三\8點(diǎn)5分開關(guān)閉合當(dāng)Va>Vb時(shí)，D導(dǎo)通開關(guān)斷開當(dāng)Va≤Vb時(shí),D截止當(dāng)Vb為高電平VIH時(shí)，T飽和當(dāng)Vb為低電平VIL時(shí)，T截止開關(guān)閉合開關(guān)斷開一、二極管開關(guān)等效電路（理想情況下）二、三極管開關(guān)等效電路（理想情況下）NPN型5本文檔共59頁(yè)；當(dāng)前第5頁(yè)；編輯于星期三\8點(diǎn)5分§2-3最簡(jiǎn)單的與、或、非門電路

二極管與門二極管或門

三極管非門其他門電路6本文檔共59頁(yè)；當(dāng)前第6頁(yè)；編輯于星期三\8點(diǎn)5分一、二極管與門2.工作原理DaDbVYVaVb0003v3v03v3v3.真值表（狀態(tài)表）4.輸出函數(shù)式Y(jié)=A?B5.邏輯符號(hào)&YAB0O011011Y0001導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止0.7V0.7V0.7V3.7vAB1.電路組成（以二輸入為例）+VCCRABYDaDb設(shè)：VCC=5V，VIH=3v,VIL=0v二極管正向壓降0.7V。7本文檔共59頁(yè)；當(dāng)前第7頁(yè)；編輯于星期三\8點(diǎn)5分二極管與門的缺點(diǎn)1：輸入和輸出的電平相差一個(gè)二極管的導(dǎo)通壓降，易使下級(jí)電路發(fā)生信號(hào)高低電平的偏移0.7V1.4V2.1V

輸入低電平0V,經(jīng)過三極與門的移位，使輸出的低電平達(dá)到2.1V。輸出和輸入電平相差很大，會(huì)造成邏輯功能紊亂。多級(jí)二極管與門聯(lián)接造成輸出電平偏移：RR+12V0VR8本文檔共59頁(yè)；當(dāng)前第8頁(yè)；編輯于星期三\8點(diǎn)5分二極管與門的缺點(diǎn)2：輸出端對(duì)地接上負(fù)載電阻時(shí)，有時(shí)會(huì)影響輸出的高電平+VCCR1ABYDaDbR2Vcc=5v,R1=10k,R2=0.1KVy輸出變化？？Vy=0.5VDa,Db不導(dǎo)通

與門失效9本文檔共59頁(yè)；當(dāng)前第9頁(yè)；編輯于星期三\8點(diǎn)5分1。電路組成(以二輸入為例)

2。工作原理VaVb0003v3v03v3v3。真值表AB00011011Y01114.輸出函數(shù)式Y(jié)=A+B5。邏輯符號(hào)截止截止截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通DaDbVY2.3v2.3v2.3vYAB≥10二、

二極管或門10本文檔共59頁(yè)；當(dāng)前第10頁(yè)；編輯于星期三\8點(diǎn)5分二極管或門同樣存在著輸出電平的偏移問題11本文檔共59頁(yè)；當(dāng)前第11頁(yè)；編輯于星期三\8點(diǎn)5分-VEEVcc3.

真值表A01Y104.輸出函數(shù)式

Y=A

5.邏輯符號(hào)1AY2.工作原理注：為了保證在輸入低電平時(shí)三極管可靠截止，常將電路接成上圖形式。由于接入了負(fù)電源VEE，即使輸入低電平信號(hào)稍大于零，也能使三極管的基極為負(fù)電位，使三極管可靠截止，輸出為高電平。1。電路原理圖Ua03vT截止飽和UY0三、三極管非門12本文檔共59頁(yè)；當(dāng)前第12頁(yè)；編輯于星期三\8點(diǎn)5分

反相器的優(yōu)點(diǎn)是：沒有電平偏移，抗干擾能力和帶負(fù)載能力都比較強(qiáng)。因此：曾經(jīng)將二極管門和三極管反相器連接起來就構(gòu)成與非門及或非門，現(xiàn)在已經(jīng)不再采用。13本文檔共59頁(yè)；當(dāng)前第13頁(yè)；編輯于星期三\8點(diǎn)5分四、其它門電路一、其它門電路

其它門電路有與非門、或非門、同或門、異或門等等。

二、門電路的“封鎖”和“打開”問題&ABCY當(dāng)C=1時(shí)，Y=AB.1=AB與門打開，與功能成立。當(dāng)C=0時(shí)，Y=AB.0=0與門封鎖，與門不能工作。當(dāng)C=1時(shí)，Y=A+B+1=1或門封鎖，或門不能工作。當(dāng)C=0時(shí)，Y=A+B+0=A+B或門打開，或功能成立。能“打開”或者“封鎖”門電路的信號(hào)叫“控制信號(hào)”?？刂菩盘?hào)的輸入端叫“控制端”，或“使能端”。與門、與非門可用“0”封鎖，用“1”打開；或門、或非門可用“1”封鎖，用“0”打開；YAB≥114本文檔共59頁(yè)；當(dāng)前第14頁(yè)；編輯于星期三\8點(diǎn)5分§2-4TTL門電路TTL反相器（非門）TTL反相器的靜態(tài)輸入和輸出特性TTL與非門集電極開路的門電路（OC門）

三態(tài)輸出門電路TTL的歷史15本文檔共59頁(yè)；當(dāng)前第15頁(yè)；編輯于星期三\8點(diǎn)5分內(nèi)容概述集成邏輯門雙極型集成邏輯門MOS集成邏輯門按器件類型分PMOSNMOSCMOS按集成度分SSI（100以下個(gè)等效門）MSI（〈103個(gè)等效門）LSI（〈104個(gè)等效門）VLSI（>104個(gè)以上等效門）TTL、ECLI2L、HTL16本文檔共59頁(yè)；當(dāng)前第16頁(yè)；編輯于星期三\8點(diǎn)5分最初的數(shù)字電路狀況分立元件制約規(guī)模1961年，RobertNoyce（羅伯特·諾伊斯）發(fā)明了在一塊獨(dú)立的硅片上互連晶體管的工藝，稱為命名為IC（IntegratedCircuits）由美國(guó)TEXASINSTURMENTS公司共享1964，德州儀器推出第一套完整的邏輯門集成電路，晶體管-晶體管邏輯（Transistor-TransistorLogic）IC體積小、重量輕、可靠性好，取代分立元件由雙極型三極管構(gòu)成的TTL型集成電路功耗大，速度快，和COMS對(duì)比？？？TTL的歷史17本文檔共59頁(yè)；當(dāng)前第17頁(yè)；編輯于星期三\8點(diǎn)5分第一套，晶體管-晶體管邏輯（Transistor-TransistorLogic）IC18本文檔共59頁(yè)；當(dāng)前第18頁(yè)；編輯于星期三\8點(diǎn)5分19本文檔共59頁(yè)；當(dāng)前第19頁(yè)；編輯于星期三\8點(diǎn)5分20本文檔共59頁(yè)；當(dāng)前第20頁(yè)；編輯于星期三\8點(diǎn)5分21本文檔共59頁(yè)；當(dāng)前第21頁(yè)；編輯于星期三\8點(diǎn)5分3、真值表和邏輯符號(hào)A01Y101、電路結(jié)構(gòu)圖輸入級(jí)倒相級(jí)輸出級(jí)2、工作原理設(shè)Vcc=5V,VIH=3.4v,

VIL=0.2v,PN結(jié)的導(dǎo)通電壓為0.7v。1AY2.1VVAT1發(fā)射結(jié)VB1T2T4T5VY0.2V導(dǎo)通0.9v截止導(dǎo)通截止3.4v3.4V導(dǎo)通4.1v導(dǎo)通截止導(dǎo)通0.2v?T1集電結(jié)截止導(dǎo)通T1T2T4T5R1Y+VCCAVB1一、TTL非門22本文檔共59頁(yè)；當(dāng)前第22頁(yè)；編輯于星期三\8點(diǎn)5分電路構(gòu)成：

輸入級(jí)由T1、R1和D1組成。

倒相級(jí)由T2和R2、R3組成。T2管作倒相運(yùn)用，集電極和發(fā)射極同時(shí)輸出相位相反的信號(hào)，驅(qū)動(dòng)T4、T5三極管。

輸出級(jí)由T4、T5、D2和R4組成：T4、T5在輸入信號(hào)的作用下，輪流導(dǎo)通，一個(gè)導(dǎo)通，另一個(gè)截止。叫做推拉輸出級(jí)。

鉗位二極管D1作用：防止負(fù)脈沖輸入時(shí)，通過T1管發(fā)射極過大，起保護(hù)作用。23本文檔共59頁(yè)；當(dāng)前第23頁(yè)；編輯于星期三\8點(diǎn)5分倒置運(yùn)用:當(dāng)輸入接3.4V時(shí)：T2飽和Vb1=Vbc1+Vbes2+

Vbes5

=0.7+0.7+0.7=2.1VVe1=3.4VVc1=Vbes2+Vbes5

=1.4VVb1<Ve1T1管發(fā)射結(jié)反偏Vb1>Vc1T1管集電結(jié)正偏為倒置放大狀態(tài)T1管把集電極當(dāng)作發(fā)射極，發(fā)射極當(dāng)作集電極。叫倒置運(yùn)用。倒置運(yùn)用的特點(diǎn)：由于發(fā)射區(qū)參雜濃度大，集電區(qū)參雜濃度小，所以T1管倒置運(yùn)用時(shí)，其放大倍數(shù)很小。βI≤0.2IIHT1UB13.4V2.1V1.4V24本文檔共59頁(yè)；當(dāng)前第24頁(yè)；編輯于星期三\8點(diǎn)5分從而IIH

也很?。ǎ?74系列門電路的每個(gè)輸入端的IIH≤40μA。

IIHT1UB13.4V2.1V1.4VIIH=βIb125本文檔共59頁(yè)；當(dāng)前第25頁(yè)；編輯于星期三\8點(diǎn)5分2.輸入為高電平UIH≥2v）等效簡(jiǎn)化電路如圖：T1管倒置工作β0，高電平輸入電流IIH很小，為A級(jí)。低電平輸入電流IIL較大，當(dāng)Vcc=5v，UIL=0.2v時(shí)，IIL1mA

。輸入簡(jiǎn)化電路如圖：一.輸入特性（討論T1管）1.輸入低電平（UIL≤0.8v)近似分析時(shí)，常用IIS來代替。

IIS

是輸入短路（UIL=0）時(shí)的電流。74系列門電路的每個(gè)輸入端的IIH≤40μA。+VCCR14KT1UILIIL截止+VCCR1T1UIHIIH導(dǎo)通be2be5TTL非門的靜態(tài)輸入特性和輸出特性26本文檔共59頁(yè)；當(dāng)前第26頁(yè)；編輯于星期三\8點(diǎn)5分

二.輸出特性

1.輸出為低電平時(shí)（U0=U0L≤0.4V)輸出端帶負(fù)載的情形如圖：低電平輸出電流:IOL=N1·IILN1·IIS由于T5管的導(dǎo)通電阻為RON，N1是輸出低電平時(shí)負(fù)載門的數(shù)目。所以，UOL=IOL·RON。為了保證UOL≤0.4v，要限制負(fù)載門的數(shù)目N1。+VCCT1截止導(dǎo)通UOL+VCCT4T5+VCCT1驅(qū)動(dòng)門負(fù)載門IILIILIOL27本文檔共59頁(yè)；當(dāng)前第27頁(yè)；編輯于星期三\8點(diǎn)5分+VCCT4T5RC3

高電平輸出電流： 由于T4管的導(dǎo)通電阻為RON，所以：

UOHVCC-N2·IIH(RC3+RON)-0.7v為了保證UOH≥2.4v，要限制負(fù)載門的數(shù)目N2。2.輸出端為高電平時(shí)

(U0=UOH≥2.4v)輸出端帶負(fù)載的情形如圖：扇出系數(shù)N是門電路可以驅(qū)動(dòng)同類門電路的最大數(shù)目。N應(yīng)該確定為上述N1和N2的較小值.N2是輸出高電平時(shí)負(fù)載門的數(shù)目。導(dǎo)通截止UOH驅(qū)動(dòng)門負(fù)載門IIHIIHIOH+VCCT1+VCCT1

三.門電路的扇出系數(shù)N

IOH=N2·IIH

≤0.4mA(見P67)28本文檔共59頁(yè)；當(dāng)前第28頁(yè)；編輯于星期三\8點(diǎn)5分計(jì)算門G1最多可驅(qū)動(dòng)多少個(gè)同樣的門電路負(fù)載，輸入特性和輸出特性如圖，要求G1的輸出電平滿足VOH≥3.2V，VOL≤0.2V29本文檔共59頁(yè)；當(dāng)前第29頁(yè)；編輯于星期三\8點(diǎn)5分TTL反相器的輸入特性TTL反相器高電平輸出特性TTL反相器低電平輸出特性VOL=0.2V的負(fù)載電流iL=16mA,VI=0.2V的輸入電流為iI=-1mA，N1iI≤iL,N1≤16VOH=3.2V的負(fù)載電流iL=-7.5mA,技術(shù)手冊(cè)規(guī)定IOH≤0.4mA(page67)，所以iL≤0.4mAVI=3.2V的輸入電流為IIH=0.04mA，N2IIH≤Il,N2≤10取N1和N2的最小值，N=1030本文檔共59頁(yè)；當(dāng)前第30頁(yè)；編輯于星期三\8點(diǎn)5分[題2.5]在圖P2.5由74系列TTL與非門組成的電路中，計(jì)算門GM能驅(qū)動(dòng)多少同樣的與非門。要求GM輸出的高、低電平滿足與非門的輸入電流為時(shí)輸出電流最大值為，時(shí)輸出電流最大值為GM的輸出電阻可以忽略不計(jì)。答案：當(dāng)VO=VOL=0.4V時(shí)，可求得

當(dāng)VO=VOH=3.2V時(shí)，可求得

故GM能驅(qū)動(dòng)5個(gè)同樣的與非門。31本文檔共59頁(yè)；當(dāng)前第31頁(yè)；編輯于星期三\8點(diǎn)5分四、門間限流電阻的確定R11RG1G2為了保證G1輸出的高、低電平能正確地傳輸?shù)紾2的輸入端，門間限流電阻R不能太大，要求：1、當(dāng)UO1=UOH時(shí)，UI2≥UIH（min)應(yīng)滿足此時(shí)，門間電流流向如圖，UOHUIHIIH所以，下式應(yīng)滿足:UOH

-IIH·R≥UIH（min)（1）……2、當(dāng)UO1=UOL時(shí)，UI2≤UIL（max)應(yīng)滿足所以，下式應(yīng)滿足:UOL+IIL·R≤UIL（max)（2）……此時(shí)，門間電流流向如圖，UOLUILIIL根據(jù)（1）、（2）式可確定門間連接電阻R的數(shù)值。通常，R≤1KΩ。1G11G2見書上P69例題32本文檔共59頁(yè)；當(dāng)前第32頁(yè)；編輯于星期三\8點(diǎn)5分門電路帶負(fù)載能力負(fù)載能力就是說能夠在一定的電壓下面能夠輸出的最大電流折算成功率就成了負(fù)載能力同門電路的輸出電阻有關(guān)輸出電流和輸出功率越大，說明門電路帶負(fù)載能力越強(qiáng)即輸出電阻越小，帶負(fù)載能力越強(qiáng)（從門電路的輸出端向里看）33本文檔共59頁(yè)；當(dāng)前第33頁(yè)；編輯于星期三\8點(diǎn)5分TTL與非門電路輸入級(jí)由多發(fā)射極晶體管T1和基極電組R1組成，它實(shí)現(xiàn)了輸入變量A、B、C的與運(yùn)算輸出級(jí)：由T3、T4、T5和R4、R5組成其中T3、T4構(gòu)成復(fù)合管，與T5組成推拉式輸出結(jié)構(gòu)。具有較強(qiáng)的負(fù)載能力中間級(jí)是放大級(jí)，由T2、R2和R3組成，T2的集電極C2和發(fā)射極E2可以分提供兩個(gè)相位相反的電壓信號(hào)34本文檔共59頁(yè)；當(dāng)前第34頁(yè)；編輯于星期三\8點(diǎn)5分TTL與非門工作原理輸入端至少有一個(gè)接低電平0.3V3.6V3.6V1V3.6VT1管:A端發(fā)射結(jié)導(dǎo)通，Vb1=VA+Vbe1=1V，其它發(fā)射結(jié)均因反偏而截止.5-0.7-0.7=3.6VVb1=1V,所以T2、T5截止,VC2≈Vcc=5V,T3：微飽和狀態(tài)。T4：放大狀態(tài)。電路輸出高電平為：5V35本文檔共59頁(yè)；當(dāng)前第35頁(yè)；編輯于星期三\8點(diǎn)5分輸入端全為高電平3.6V3.6V2.1V0.3VT1:Vb1=Vbc1+Vbe2+Vbe5=0.7V×3=2.1V因此輸出為邏輯低電平VOL=0.3V3.6V發(fā)射結(jié)反偏而集電極正偏.處于倒置放大狀態(tài)T2：飽和狀態(tài)T3：Vc2=Vces2+Vbe5≈1V，使T3導(dǎo)通，Ve3=Vc2-Vbe3=1-0.7≈0.3V，使T4截止。T5：深飽和狀態(tài)，TTL與非門工作原理36本文檔共59頁(yè)；當(dāng)前第36頁(yè)；編輯于星期三\8點(diǎn)5分輸入端全為高電平，輸出為低電平輸入至少有一個(gè)為低電平時(shí)，輸出為高電平由此可見電路的輸出和輸入之間滿足與非邏輯關(guān)系T1：倒置放大狀態(tài)T2：飽和狀態(tài)T3：導(dǎo)通狀態(tài)T4：截止?fàn)顟B(tài)T5：深飽和狀態(tài)T2：截止?fàn)顟B(tài)T3：微飽和狀態(tài)T4：放大狀態(tài)T5：截止?fàn)顟B(tài)TTL與非門工作原理37本文檔共59頁(yè)；當(dāng)前第37頁(yè)；編輯于星期三\8點(diǎn)5分集電極開路TTL“與非”門（OC門）10該與非門輸出高電平，T5截止該與非門輸出低電平，T5導(dǎo)通

TTL門輸出端并聯(lián)問題當(dāng)將兩個(gè)TTL“與非”門輸出端直接并聯(lián)時(shí)：Vcc→R5→門1的T4→門2的T5產(chǎn)生一個(gè)很大的電流產(chǎn)生一個(gè)大電流1、抬高門2輸出低電平2、會(huì)因功耗過大損壞門器件注：TTL輸出端不能直接并聯(lián)38本文檔共59頁(yè)；當(dāng)前第38頁(yè)；編輯于星期三\8點(diǎn)5分TTL與非門電路集電極開路TTL“與非”門（OC門）

OC門的結(jié)構(gòu)RLVC集電極開路與非門（OC門）當(dāng)輸入端全為高電平時(shí)，T2、T5導(dǎo)通，輸出F為低電平；輸入端有一個(gè)為低電平時(shí)，T2、T5截止，輸出F高電平接近電源電壓VC。OC門完成“與非”邏輯功能邏輯符號(hào)：輸出邏輯電平：低電平0.3V高電平為VC（5-30V）ABF39本文檔共59頁(yè)；當(dāng)前第39頁(yè)；編輯于星期三\8點(diǎn)5分

OC門實(shí)現(xiàn)“線與”邏輯FRLVC相當(dāng)于“與門”邏輯等效符號(hào)負(fù)載電阻RL的選擇（自看作考試內(nèi)容，參考P81例）集電極開路TTL“與非”門（OC門）40本文檔共59頁(yè)；當(dāng)前第40頁(yè)；編輯于星期三\8點(diǎn)5分集電極開路TTL“與非”門（OC門）

OC門應(yīng)用--電平轉(zhuǎn)換器OC門需外接電阻，所以電源VC可以選5V—30V，因此OC門作為TTL電路可以和其它不同類型不同電平的邏輯電路進(jìn)行連接TTL電路驅(qū)動(dòng)CMOS電路圖CMOS電路的VDD=5V—18V，特別是VDD>VCC時(shí)，必須選用集電極開路（OC門）TTL電路CMOS電源電壓VDD=5V時(shí)，一般的TTL門可以直接驅(qū)動(dòng)CMOS門41本文檔共59頁(yè)；當(dāng)前第41頁(yè)；編輯于星期三\8點(diǎn)5分三態(tài)邏輯門（TSL）

三態(tài)門工作原理除具有TTL“與非”門輸出高、低電平狀態(tài)外，還有第三種輸出狀態(tài)

—高阻狀態(tài)，又稱禁止態(tài)或失效態(tài)非門，是三態(tài)門的狀態(tài)控制部分E使能端六管TTL與非門增加部分當(dāng)E=0時(shí)，T4輸出高電平VC=1，D2截止，此時(shí)后面電路執(zhí)行正常與非功能F=AB101V1V輸出F端處于高阻狀態(tài)記為ZT6、T7、T9、T10均截止Z當(dāng)E=1時(shí)，42本文檔共59頁(yè)；當(dāng)前第42頁(yè)；編輯于星期三\8點(diǎn)5分使能端的兩種控制方式低電平使能高電平使能三態(tài)門的邏輯符號(hào)ABFEFABE43本文檔共59頁(yè)；當(dāng)前第43頁(yè)；編輯于星期三\8點(diǎn)5分三態(tài)門的應(yīng)用1.三態(tài)門廣泛用于數(shù)據(jù)總線結(jié)構(gòu)任何時(shí)刻只能有一個(gè)控制端有效，即只有一個(gè)門處于數(shù)據(jù)傳輸，其它門處于禁止?fàn)顟B(tài)2.雙向傳輸當(dāng)E=0時(shí)，門1工作，門2禁止，數(shù)據(jù)從A送到B；E=1時(shí)，門1禁止，門2工作，數(shù)據(jù)從B送到A。三態(tài)邏輯門（TSL）總線44本文檔共59頁(yè)；當(dāng)前第44頁(yè)；編輯于星期三\8點(diǎn)5分§2-5MOS集成邏輯門NMOS反相器NMOS門電路CMOS門電路45本文檔共59頁(yè)；當(dāng)前第45頁(yè)；編輯于星期三\8點(diǎn)5分NMOS反相器MOS管的開關(guān)特性數(shù)字邏輯電路中的MOS管均是增強(qiáng)型MOS管，它具有以下特點(diǎn)：當(dāng)|UGS|>|UT|時(shí)，管子導(dǎo)通，導(dǎo)通電阻很小，相當(dāng)于開關(guān)閉合

當(dāng)|UGS|<|UT|時(shí)，管子截止，相當(dāng)于開關(guān)斷開NMOS反相器設(shè)電源電壓VDD=10V，開啟電壓VT1=VT2=2V1、A輸入高電平VIH=8V2、A輸入低電平VIL=0.3V時(shí)，電路執(zhí)行邏輯非功能工作管負(fù)載管T1、T2均導(dǎo)通，輸出為低電平VOL

≈0.3VT1截止T2導(dǎo)通，電路輸出高電平VOH=VDD

-VT2=8V。46本文檔共59頁(yè)；當(dāng)前第46頁(yè)；編輯于星期三\8點(diǎn)5分NMOS門電路NMOS與非門工作管串聯(lián)負(fù)載管工作原理：T1和T2都導(dǎo)通，輸出低電平2、當(dāng)輸出端有一個(gè)為低電平時(shí)，與低電平相連的驅(qū)動(dòng)管就截止，輸出高電平電路“與非”邏輯功能：注：增加扇入，只增加串聯(lián)驅(qū)動(dòng)管的個(gè)數(shù)，但扇入不宜過多，一般不超過311通通01、當(dāng)兩個(gè)輸入端A和B均為高電平時(shí)01止通147本文檔共59頁(yè)；當(dāng)前第47頁(yè)；編輯于星期三\8點(diǎn)5分CMOS電路CMOS反相器PMOSNMOS襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位柵極相連做輸入端漏極相連做輸出端電源電壓VDD＞VT1+|VT2|，VDD適用范圍較大可在3～18V，VT1--NMOS的開啟電壓VT2--PMOS的開啟電壓工作原理：1、輸入為低電平VIL=0V時(shí)VGS1＜VT1T1管截止；|VGS2|＞VT2電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDDT2導(dǎo)通2、輸入為高電平VIH=VDD時(shí)，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能48本文檔共59頁(yè)；當(dāng)前第48頁(yè)；編輯于星期三\8點(diǎn)5分CMOS傳輸門（TG）柵極控制電壓為互補(bǔ)信號(hào)，如C=0，C=VDD工作原理：當(dāng)C=0V，C=VDD時(shí)TN和TP均截止，VI由0～VDD變化時(shí)，傳輸門呈現(xiàn)高阻狀態(tài)，相當(dāng)于開關(guān)斷開，CL上的電平保持不變，這種狀態(tài)稱為傳輸門保存信息當(dāng)C=VDD，C=0V時(shí)，VI在VT～VDD范圍變化時(shí)TP導(dǎo)通即VI在0～VDD范圍變化時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開關(guān)接通，這種狀態(tài)稱為傳輸門傳輸信息VI由0～（VDD-VT）范圍變化時(shí)TN導(dǎo)通CMOS電路49本文檔共59頁(yè)；當(dāng)前第49頁(yè)；編輯于星期三\8點(diǎn)5分CMOS傳輸門（TG）工作原理：1、當(dāng)C為低電平時(shí)，TN、TP截止傳輸門相當(dāng)于開關(guān)斷開，傳輸門保存信息2、當(dāng)C為高電平時(shí)，TN、TP中至少有一只管子導(dǎo)通，使VO=VI，這相當(dāng)于開關(guān)接通，傳輸門傳輸信息由此可見傳輸門相當(dāng)于一個(gè)理想的開關(guān)，且是一個(gè)雙向開關(guān)邏輯符號(hào)輸入輸出門控制信號(hào)CMOS電路50本文檔共59頁(yè)；當(dāng)前第50頁(yè)；編輯于星期三\8點(diǎn)5分CMOS模擬開關(guān)電路圖控制模擬信號(hào)傳輸?shù)囊环N電子開關(guān)，通與斷是由數(shù)字信號(hào)控制的反相器的輸入和輸出提供傳輸門兩個(gè)反相控制信號(hào)（C和C）傳輸門1、電路結(jié)構(gòu)2、邏輯符號(hào)邏輯符號(hào)CMOS電路51本文檔共59頁(yè)；當(dāng)前第51頁(yè)；編輯于星期三\8點(diǎn)5分CMOS電路返回CMOS門電路1、與非門二輸入“與非”門電路結(jié)構(gòu)如圖每個(gè)輸入端與一個(gè)NMOS管和一個(gè)PMOS管的柵極相連當(dāng)A和B為高電平時(shí):1兩個(gè)并聯(lián)的PMOS管T3、T4兩個(gè)串聯(lián)的NMOST1、T2通通止止0101通止通1止當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平電路實(shí)現(xiàn)“與非”邏輯功能52本文檔共59頁(yè)；當(dāng)前第52頁(yè)；編輯于星期三\8點(diǎn)5分CMOS電路CMOS門電路2、“