利用優(yōu)化的DSP加快無線基礎(chǔ)設(shè)施的設(shè)計(jì)-設(shè)計(jì)應(yīng)用

精品文檔-下載后可編輯利用優(yōu)化的DSP加快無線基礎(chǔ)設(shè)施的設(shè)計(jì)-設(shè)計(jì)應(yīng)用為基站定制的數(shù)字信號(hào)處理器以及為針對(duì)無線通信設(shè)施(CI)設(shè)計(jì)的其它類型系統(tǒng)定制的數(shù)字信號(hào)處理器通常是市場中速度快且功能強(qiáng)大的處理器。但是如果CI系統(tǒng)開發(fā)工程師只考慮raw兆赫，那么他可能會(huì)遺漏針對(duì)CI優(yōu)化的DSP的一些關(guān)鍵的特征，這些特征會(huì)降低總系統(tǒng)成本、簡化軟硬件設(shè)計(jì)、使設(shè)計(jì)未來幾年都不過時(shí)，并提高其它重要的性能測量標(biāo)準(zhǔn)。終，對(duì)于設(shè)備制造商及其用戶以及服務(wù)提供商而言，通過通用DSP選擇針對(duì)CI應(yīng)用優(yōu)化的DSP會(huì)產(chǎn)生相當(dāng)大的回報(bào)。多樣化要求靈活性在實(shí)踐層面上，CI市場的多樣化和流動(dòng)性特點(diǎn)要求設(shè)備制造商在其基本架構(gòu)中進(jìn)行高靈活度的設(shè)計(jì)。例如，基站制造商必須提供能夠支持GSM、CDMA、UMTS、EDGE、中國的TD-SCDMA等各種空中接口的系統(tǒng)。此外，現(xiàn)在正在引進(jìn)范圍更廣的形狀因子。一個(gè)尺寸的基站不再是的。即將上市的配置為所謂的“femto”基站，這個(gè)基站很小，足以充當(dāng)家用無線基站。除了femto基站之外，pico、macro和super-macro等形狀因子在如今也很流行。能夠劃算地縮放至任何形狀因子的基站架構(gòu)一定會(huì)使設(shè)備制造商獲得回報(bào)。對(duì)于可擴(kuò)展性而言，針對(duì)CI優(yōu)化的DSP比通用DSP更具優(yōu)勢，這是因?yàn)镃IDSP通常包括RapidIO等高可擴(kuò)展性高速串行接口。這種可擴(kuò)展性的一個(gè)例子如圖1所示。板級(jí)架構(gòu)問題還隨著制造商的不同以及CI系統(tǒng)類型的不同有著很大不同。事實(shí)上，特定基站中的單個(gè)電路板可以充當(dāng)截然不同的角色。一些板可能專門用于接收信號(hào)，而另一些板則用來發(fā)射信號(hào)。同一個(gè)系統(tǒng)中的另一個(gè)板可能執(zhí)行系統(tǒng)級(jí)操作管理和網(wǎng)絡(luò)控制。由于這種廣泛的功能范圍，因此系統(tǒng)內(nèi)部電路板拓?fù)淇赡芟嗖詈艽?。環(huán)形結(jié)構(gòu)、網(wǎng)狀架構(gòu)、交換結(jié)構(gòu)、星形和其它拓?fù)湓跇I(yè)內(nèi)都很普遍。覆蓋在所有這些可變因素之上的是新特性、新功能和新業(yè)務(wù)的持續(xù)不斷的發(fā)展以及產(chǎn)業(yè)標(biāo)準(zhǔn)的不斷發(fā)展。沒有一定程度的適應(yīng)性，新的基站設(shè)計(jì)可能在引進(jìn)之后很快就過時(shí)。與比較適合通用信號(hào)處理的普通DSP不同的是，專門針對(duì)基站和其它CI系統(tǒng)優(yōu)化的DSP將具有確保其適應(yīng)不同的空中接口、形狀因子、盒級(jí)架構(gòu)和板級(jí)架構(gòu)以及正在進(jìn)行的開發(fā)的能力。DSP適者生存通過優(yōu)化其適應(yīng)性，DSP在如今的CI市場中重獲新生。例如，可編程CIDSP具有支持?jǐn)?shù)種空中接口的能力。由此，工程師可以側(cè)重于學(xué)習(xí)一個(gè)或者一系列的復(fù)雜DSP，而不是對(duì)每個(gè)空中接口采用不同的DSP，從而簡化了設(shè)計(jì)制造商的新產(chǎn)品開發(fā)過程。此外，在幾個(gè)基站平臺(tái)中兼容的DSP技術(shù)可以簡化制造商的技術(shù)支持和現(xiàn)場服務(wù)工作。此外，DSP上的輸入/輸出資源對(duì)形狀因子、可擴(kuò)展性及其能夠有效支持的架構(gòu)范圍還有著較深的影響。與許多通常配備以太網(wǎng)和PCIExpress等通用外圍接口的現(xiàn)成的DSP不同的是，針對(duì)CI優(yōu)化的DSP附帶串行RapidIO這樣的高速串行接口，這種接口可以用作直接的DSP到DSP互連或芯片到芯片互連，也可以用作背板總線。由于其固有的靈活性和高吞吐率，開放式標(biāo)準(zhǔn)RapidIO總線正日益成為下一代基站和其它CI系統(tǒng)中的關(guān)鍵能力。RapidIO互連由兩個(gè)或四個(gè)串行線路差分對(duì)組成，每個(gè)差分對(duì)的數(shù)據(jù)速率為3.125Gbps，而總潛在吞吐率超過12Gbps。由于配置RapidIO串行線路的靈活性，平臺(tái)的基本能力可以輕松地通過增加多個(gè)DSP來向上擴(kuò)展，各種架構(gòu)也可以通過重排串行芯片到芯片互連來進(jìn)行配置(如圖2所示)。除了包含RapidIO這樣的高速外圍接口之外，用于CI應(yīng)用的DSP還包含選擇的加速器和協(xié)處理器，這些通常是你在現(xiàn)成的DSP中無法找到的。這些協(xié)處理器釋放了DSP內(nèi)核以執(zhí)行其它功能。一般的DSP沒有這些無線加速器，因此將性能級(jí)別較低，并且耗費(fèi)更多的處理周期并需要更多的代碼來執(zhí)行其功能。像OBSAI/CPRI這樣的其它類型的高速接口通常無法在現(xiàn)成的DSP中找到，但是這些接口將在CI應(yīng)用中變得越來越重要，這是因?yàn)樗鼈兲岣吡税迳螪SP的適應(yīng)性，同時(shí)增強(qiáng)了系統(tǒng)吞吐能力。這些接口主要用于將天線接口數(shù)據(jù)連接至DSP以進(jìn)行基帶處理。

不斷攀升的性能挑戰(zhàn)越來越多的新無線用戶要求設(shè)施系統(tǒng)不斷提高語音和數(shù)據(jù)流量的性能級(jí)別。多年的DSP技術(shù)進(jìn)步已使系統(tǒng)設(shè)計(jì)工程師可以僅僅通過給基站電路板增加更多DSP來提高性能。遺憾的是，這種策略有其局限性。電路板上的物理空間限制了板上可以放置的DSP數(shù)，同一個(gè)電路板上有過多DSP可能引發(fā)由功耗導(dǎo)致的散熱問題?；揪o湊的機(jī)架中的高溫會(huì)迅速降低電子器件的可靠性。與其它多核DSP處理器不同的是，CI應(yīng)用專用的多核DSP加入了節(jié)能機(jī)制，可以限度地降低散熱。這就允許相同的空間具有更高的吞吐性能，并且可以降低系統(tǒng)過熱的風(fēng)險(xiǎn)。此外，專為CI系統(tǒng)設(shè)計(jì)的一些DSP還附帶功率和性能監(jiān)控功能。DSP芯片本身可以控制系統(tǒng)的工作溫度，并且無需犧牲吞吐性能，它可以降低其內(nèi)核電壓以減少功耗和散熱。這就使得CIDSP可以在以預(yù)定的性能級(jí)別工作的同時(shí)保持總功率預(yù)算在控制范圍內(nèi)。此外，還有一些CIDSP具有片上協(xié)處理器，其中的某些協(xié)處理器可以執(zhí)行非常特殊的無線通信任務(wù)。例如，用于語音處理的Viterbi協(xié)處理器正在證明它們非常有用，面向數(shù)據(jù)的協(xié)處理器可以加快數(shù)據(jù)流量。通過從主DSP內(nèi)核卸載這些任務(wù)，協(xié)處理器能夠提高器件的數(shù)據(jù)吞吐率，同時(shí)為更多的重要功能保留內(nèi)核DSP資源。此外，專用協(xié)處理器還執(zhí)行像某些空中接口的接收加速這樣的功能。其中一種這樣的接收加速器接受W-CDMA天線信號(hào)，并對(duì)數(shù)據(jù)執(zhí)行大量相關(guān)處理，然后將其轉(zhuǎn)發(fā)給DSP。隨著專用協(xié)處理器功能集成到CIDSP中，需要分立器件執(zhí)行這些任務(wù)的要求已經(jīng)減少了。例如，在許多基站設(shè)計(jì)中，ASIC或FPGA一般在DSP旁邊部署，以處理輔助任務(wù)。在某些情況下，針對(duì)CI優(yōu)化的DSP可以執(zhí)行這些任務(wù)，因此降低了芯片數(shù)和總系統(tǒng)成本。將這種趨勢進(jìn)一步延伸，針對(duì)CI應(yīng)用的一些DSP已進(jìn)行優(yōu)化以執(zhí)行網(wǎng)絡(luò)控制工作，從而不再需要一般專用于這些功能的通用微處理器或者RISC處理器?？焖俚能浖绞綄ｉT針對(duì)CI應(yīng)用的DSP的軟件環(huán)境和架構(gòu)對(duì)系統(tǒng)的吞吐性能、總開發(fā)成本和上市時(shí)間也有著極大的影響。新的或者增強(qiáng)的指令一般被集成到CIDSP中，以獲得特定于無線通信的某些重復(fù)功能。例如，新的指令集架構(gòu)(ISA)可以通過加快其符號(hào)率、芯片速率和矩陣算術(shù)處理來提高基站中的DSP性能。先進(jìn)的ISA還可以通過實(shí)現(xiàn)密度更高的電路板來降低系統(tǒng)的每通道成本。有效的ISA可以降低系統(tǒng)軟件代碼的大小，從而減少專用于外部存儲(chǔ)器的板空間，或者為關(guān)鍵任務(wù)數(shù)據(jù)釋放存儲(chǔ)容量(如圖3所示)。通用DSP的確可以通過編程來執(zhí)行通信功能，但是如果沒有特定于CI的ISA，與具有CIISA的經(jīng)過優(yōu)化的DSP相比，在一般DSP上運(yùn)行的相同功能將需要3~4倍的指令、更多的代碼空間和更長的編程時(shí)間。除了針對(duì)CI應(yīng)用的ISA之外，一些供應(yīng)商還提供專門針對(duì)DSP優(yōu)化的CI功能例程庫。通過一個(gè)命令，這些例程可以執(zhí)行以前需要單獨(dú)執(zhí)行的多個(gè)功能，同時(shí)又減少了代碼大小并且提高了性能。一代CIDSP與下一代CIDSP之間的軟件連貫性也對(duì)開發(fā)周期和新CI系統(tǒng)的上市時(shí)間有極大影響。為了維持合理的開發(fā)成本，一個(gè)DSP的多數(shù)軟件必須進(jìn)行遷移并在下一代器件中重復(fù)使用。針對(duì)CI進(jìn)行優(yōu)化由于CI市場的各種錯(cuò)綜特征、復(fù)雜性和特別要求，大多