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本文格式為Word版，下載可任意編輯——全志科技2023校園聘請IC設(shè)計筆試題一（10分）：x,y,z位寬為8bit，c位寬為4bit，a=1’b1;b=8’h12;假使c=~a;x=b+{~a};y=b+~a;z=b+c;則x,y,z用2進(jìn)制數(shù)表示分別是多少？

二（10分）用基本門電路（與，或，非）畫出2個bit的數(shù)據(jù)相加的加法器。

三（10分）請闡述下PVT三項因素對數(shù)字電路的影響四：（10分）下面一段組合規(guī)律，改錯moduleselect(sel,a,b,c,out);input[1:0]sel;input[1:0]a,b,c;output[2:0]out;reg[2:0]out;

always@(a,b,c)if(sel==2’b00)out=a+b;elseif(sel[1])out=b+c;endmodule五：（15分）請判斷以下概述是否正確，并針對錯誤描述簡述原因

1：數(shù)字電路設(shè)計中競爭和冒險會帶來電路上的毛刺，需要參與RC濾波電路濾除2：假使DFF的Hold時間不滿足，尋?？梢酝ㄟ^降低時鐘運行速度來解決

3：DFF的setup時間是根據(jù)DFF與DFF之間的時序路徑分析出來的，把時鐘變慢可以有效增加DFF的setup時間

4：同步電路和異步電路區(qū)分的主要方式是看是否使用的同一個時鐘5.異步reset信號由于和時鐘是異步的，因此不需要加時序約束

六（15分）現(xiàn)有如下電路，信號A，B，C都是1bit信號，假設(shè)一級門延時為0.5ns，組合規(guī)律L1、L2的延時分別為5級門延時、7級門延時（注：不可拆分）；各DFF的延時，Setup和Hold時間都是相當(dāng)于1級門延時；假使D和E等其他路徑為非關(guān)鍵路徑，請問：該電路最高速度為多少？假使該電路設(shè)計目標(biāo)分別是200MHz，該如何修改電路？

七：時序報告分析：

原來拍的看不清類似于這種類型的題目：

題目：

（1）該分析路徑的時鐘約束為多少MHz？

（2）該路徑分析是否有violation存在？請給出結(jié)果和計算過程（3）改分析路徑signoff最快能運行Mhz，請給出計算過程

這是原圖：

八（15分）假設(shè)某PLL輸入時鐘為24MHz，4bitfactorn，其輸出公式為24*（n+1），PLL在開啟及factor變化時會出現(xiàn)一段

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