VHDL及PLD實(shí)驗(yàn)手冊(cè)嵌入式方向

-.z可編程邏輯器件與硬件描述語(yǔ)言實(shí)驗(yàn)手冊(cè)二0一一年九月一、預(yù)備知識(shí)1.1、開(kāi)發(fā)板資源概述1、FPGA：Spartan-3E系列，型號(hào)：*C3S500E，封裝：FGT320，速度-4；2、2行，16字符LCD屏幕；3、USB接口，用于進(jìn)展下載，調(diào)試；4、50MHz晶振；5、4輸出，基于SPI的模擬數(shù)字轉(zhuǎn)換器；6、8個(gè)LED燈；7、四個(gè)滑動(dòng)開(kāi)關(guān)；8、四個(gè)按鍵；1.2、滑動(dòng)開(kāi)關(guān)、位置4個(gè)滑動(dòng)開(kāi)關(guān)位于開(kāi)發(fā)板的右下角，標(biāo)號(hào)為SW3-SW0，最右側(cè)為SW0。如圖1所示。圖1開(kāi)發(fā)板滑動(dòng)開(kāi)關(guān)位置、操作位于UP/ON位置時(shí)，對(duì)應(yīng)的FPGA引腳接3.3V，為邏輯高電平，處于DOWN/OFF位置時(shí)，對(duì)應(yīng)引腳接地，為邏輯低電平；、UCF位置約束NET"SW<0>"LOC="L13"|IOSTANDARD=LVTTL|PULLUP;NET"SW<1>"LOC="L14"|IOSTANDARD=LVTTL|PULLUP;NET"SW<2>"LOC="H18"|IOSTANDARD=LVTTL|PULLUP;NET"SW<3>"LOC="N17"|IOSTANDARD=LVTTL|PULLUP;1.3、按鍵開(kāi)關(guān)、位置位于開(kāi)發(fā)板的左下角，標(biāo)號(hào)為BTN_NORTH，BTN_EAST，BTN_SOUTH和BTN_WEST。圖2按鍵開(kāi)關(guān)位置和標(biāo)號(hào)、操作按下按鍵，對(duì)應(yīng)的FPGA引腳接3.3V，為邏輯高電平；松開(kāi)，對(duì)應(yīng)引腳依靠?jī)?nèi)部下拉電阻產(chǎn)生邏輯低電平。按鍵卡關(guān)原理如圖3所示。圖3按鍵開(kāi)關(guān)原理圖、UCF位置約束：NET"BTN_EAST"LOC="H13"|IOSTANDARD=LVTTL|PULLDOWN;NET"BTN_NORTH"LOC="V4"|IOSTANDARD=LVTTL|PULLDOWN;NET"BTN_SOUTH"LOC="K17"|IOSTANDARD=LVTTL|PULLDOWN;NET"BTN_WEST"LOC="D18"|IOSTANDARD=LVTTL|PULLDOWN;1.4、旋轉(zhuǎn)開(kāi)關(guān)、位置位于開(kāi)發(fā)板的左下角，在4個(gè)按鍵開(kāi)關(guān)的中間，如圖2所示。產(chǎn)生三個(gè)輸出：ROT_A和ROT_B編碼輸出和中間按鍵ROT_CENTER；、操作具備兩個(gè)功能，一個(gè)是按鍵，另外一個(gè)是開(kāi)關(guān)桿轉(zhuǎn)動(dòng)。按鍵開(kāi)關(guān)與1.3中按鍵開(kāi)關(guān)一樣，如圖4所示。開(kāi)關(guān)桿工作原理如圖5所示。輸出依賴于旋轉(zhuǎn)方向，一定有一個(gè)開(kāi)關(guān)先于另外一個(gè)開(kāi)關(guān)閉合。圖4旋轉(zhuǎn)開(kāi)關(guān)的案件功能圖5旋轉(zhuǎn)桿編碼圖6編碼及抖動(dòng)、UCF位置約束：NET"ROT_A"LOC="K18"|IOSTANDARD=LVTTL|PULLUP;NET"ROT_B"LOC="G18"|IOSTANDARD=LVTTL|PULLUP;NET"ROT_CENTER"LOC="V16"|IOSTANDARD=LVTTL|PULLDOWN;1.5、LED燈開(kāi)發(fā)板有8個(gè)獨(dú)立的LED燈。、位置位于滑動(dòng)開(kāi)關(guān)的上測(cè)，標(biāo)號(hào)為L(zhǎng)ED7~LED0，最左邊為L(zhǎng)ED7。如圖7所示。圖7八個(gè)LED燈、操作每個(gè)LED燈的一端連接到GND，另外一端通過(guò)一個(gè)390ohm的電阻連接到FPGA相應(yīng)的引腳，點(diǎn)亮*個(gè)燈，將對(duì)應(yīng)得FPGA控制信號(hào)變?yōu)楦唠娖健?、UCF位置約束NET"LED<7>"LOC="F9"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<6>"LOC="E9"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<5>"LOC="D11"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<4>"LOC="C11"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<3>"LOC="F11"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<2>"LOC="E11"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<1>"LOC="E12"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;NET"LED<0>"LOC="F12"|IOSTANDARD=LVTTL|SLEW=SLOW|DRIVE=8;1.6、時(shí)鐘資源提供了一個(gè)50MHz的時(shí)鐘，連接到FPGA的引腳C9。用戶約束文件的位置約束為：NET"CLK_50MHZ"LOC="C9"|IOSTANDARD=LVCMOS33;時(shí)鐘周期約束〔ClockPeriodConstraints〕：NET"CLK_50MHZ"PERIOD=20.0nsHIGH40%;二、組合邏輯電路實(shí)驗(yàn)〔一〕1、實(shí)驗(yàn)名稱：3-8譯碼器設(shè)計(jì)。2、實(shí)驗(yàn)?zāi)康模?〕掌握ISE開(kāi)發(fā)工具的使用，掌握FPGA開(kāi)發(fā)的根本步驟；2〕掌握組合邏輯電路設(shè)計(jì)的一般方法；3〕掌握程序下載方法，了解UCF文件的格式；4〕初步了解開(kāi)發(fā)板資源，掌握開(kāi)發(fā)板使用方法。重點(diǎn)了解滑動(dòng)開(kāi)關(guān)和LED顯示燈的使用方法。3、實(shí)驗(yàn)內(nèi)容：3.1、用VHDL實(shí)現(xiàn)3-8譯碼器模塊譯碼器電路如圖2-1所示。其功能如表2-1所示。試用VHDL實(shí)現(xiàn)該譯碼器，并在開(kāi)發(fā)板上進(jìn)展檢驗(yàn)。3-83-8譯碼器ABCENY0Y1Y2Y3Y4Y5Y6Y7圖2-13-8譯碼器表2-1譯碼器功能表ENABCY7Y6Y5Y4Y3Y2Y1Y01***000000000000000000010001000000100010000001000011000010000100000100000101001000000110010000000111100000003.2、將程序下載到FPGA并進(jìn)展檢驗(yàn)資源使用要求：用滑動(dòng)開(kāi)關(guān)SW3~SW1作為輸入A，B，C；滑動(dòng)開(kāi)關(guān)SW0控制EN；8個(gè)LED燈表示8個(gè)輸出。檢驗(yàn)方法： 當(dāng)SW0處于ON〔EN=1〕位置時(shí)，所有LED燈滅；當(dāng)SW0處于OFF〔EN=0〕，反映當(dāng)前輸入的譯碼輸出在LED燈上顯示，即當(dāng)輸入為000〔滑動(dòng)開(kāi)關(guān)SW3-SW1處于OFF狀態(tài)〕，LED0亮，其它燈滅，等等。3.3、撰寫(xiě)實(shí)驗(yàn)報(bào)告4、實(shí)驗(yàn)步驟：1〕啟動(dòng)ISE，新建工程文件，編寫(xiě)3-8譯碼器的VHDL模塊；2〕新建UCF文件，輸入位置約束；3〕完成綜合、實(shí)現(xiàn)，生成下載文件；4〕連接開(kāi)發(fā)板USB下載線，開(kāi)啟開(kāi)發(fā)板電源；5〕下載到FPGA；6〕撥動(dòng)開(kāi)關(guān)，驗(yàn)證結(jié)果是否正確。二、組合邏輯電路實(shí)驗(yàn)〔二〕1、實(shí)驗(yàn)名稱：二位加法器設(shè)計(jì)2、實(shí)驗(yàn)?zāi)康模?〕掌握ISE開(kāi)發(fā)工具的使用，掌握FPGA開(kāi)發(fā)的根本步驟；2〕掌握組合邏輯電路設(shè)計(jì)的一般方法；3〕掌握程序下載方法；4〕初步了解開(kāi)發(fā)板資源，掌握開(kāi)發(fā)板使用方法。重點(diǎn)掌握按鍵開(kāi)關(guān)和滑動(dòng)的使用方法。3、實(shí)驗(yàn)內(nèi)容：3.1、用VHDL實(shí)現(xiàn)一個(gè)二位全加器二位加法器電路如圖2-2所示。其中A和B表示兩個(gè)兩位加數(shù)，S為三位和。EN為加法控制位，即當(dāng)該位為1時(shí)執(zhí)行加法。試用VHDL實(shí)現(xiàn)該加法器。B(1..0)A(1..0)二位加法器圖2-2二位加法器ENS(2..0)B(1..0)A(1..0)二位加法器圖2-2二位加法器ENS(2..0)要求：先實(shí)現(xiàn)1位全加器，然后用兩個(gè)1位全加器連接為一個(gè)2bit加法器。3.2、將程序下載到FPGA并進(jìn)展檢驗(yàn)資源使用要求：用滑動(dòng)開(kāi)關(guān)SW3~SW2作為加數(shù)A的兩個(gè)輸入〔SW3為高位〕，SW1-SW0作為加數(shù)B的兩個(gè)輸入〔SW1為高位〕；用按鍵開(kāi)關(guān)ROT_CENTER作為加法控制端EN用LED2~LED0三個(gè)燈表示3位和的輸出。檢驗(yàn)方法：預(yù)先隨意設(shè)置SW3~SW0四個(gè)開(kāi)關(guān)，讀出A和B的值。這時(shí)LED2-LED0處于“滅〞狀態(tài)；按下ROT_CENTER按鍵。讀出LED2-LED0的值；驗(yàn)證LED2-LED0所表示的值是否為A和B兩個(gè)值的和。3.3、撰寫(xiě)實(shí)驗(yàn)報(bào)告4、實(shí)驗(yàn)步驟：1〕啟動(dòng)ISE，新建工程文件；2〕編寫(xiě)1位全加器的VHDL模塊add1bit；其原理圖與功能分別如圖2-3和表2-2所示。1bit全加器1bit全加器abCinSCout圖2-31位全加器原理圖表2-2一位全加器真值表abCinSCout0000000110010100110110010101011100111111提示：可以從上表得到S和Cout的邏輯表達(dá)式。3〕編寫(xiě)2位加法器的VHDL模塊，其中將1位全加器作為ponent引用；4〕新建UCF文件，輸入位置約束；5〕完成綜合、實(shí)現(xiàn)，生成下載文件；6〕連接開(kāi)發(fā)板USB下載線，開(kāi)啟開(kāi)發(fā)板電源；7〕下載到FPGA；8〕撥動(dòng)開(kāi)關(guān)SW3-SW0，按下ROT_CENTER，檢查L(zhǎng)ED2-LED0的狀態(tài)。驗(yàn)證結(jié)果。三、時(shí)序邏輯電路實(shí)驗(yàn)〔一〕1、實(shí)驗(yàn)名稱：可逆計(jì)數(shù)器設(shè)計(jì)2、實(shí)驗(yàn)?zāi)康模?〕進(jìn)一步熟練ISE開(kāi)發(fā)工具，穩(wěn)固FPGA開(kāi)發(fā)的根本步驟，掌握功能仿真方法；2〕掌握時(shí)序邏輯電路設(shè)計(jì)的一般方法，掌握時(shí)鐘分頻程序設(shè)計(jì)方法；3〕理解VHDL的層次構(gòu)造設(shè)計(jì)；4〕穩(wěn)固程序下載方法；5〕了解開(kāi)發(fā)板時(shí)鐘資源，以及時(shí)鐘分頻方法。3、實(shí)驗(yàn)內(nèi)容：3.1、實(shí)現(xiàn)如下根本的可逆計(jì)數(shù)器可逆計(jì)數(shù)器電路圖及功能表如圖3-1和表3-1所示。clrclrenclkY0Y1Y2Y3Y4Y5Y6Y7Up/Dn圖3-1可逆計(jì)數(shù)器原理圖表3-1可逆計(jì)數(shù)器功能表clrenUp/DnclkY7~Y01***0000000000**停頓計(jì)數(shù)011↑計(jì)數(shù)器+1操作010↑計(jì)數(shù)器-1操作3.2、資源使用要求及實(shí)現(xiàn)方法：1〕用LED0~LED7作為計(jì)數(shù)器輸出顯示，LED7為高位，LED0為低位；2〕SW0為計(jì)數(shù)方向up/dn控制；3〕SW1為計(jì)數(shù)允許EN控制端；4〕BTN_EAST為clr按鈕；5〕計(jì)數(shù)時(shí)鐘頻率為1Hz，通過(guò)對(duì)50Mhz系統(tǒng)時(shí)鐘分頻得到，分頻電路獨(dú)立編寫(xiě)一個(gè)模塊，如圖3-2所示；6〕擴(kuò)展：可以對(duì)按鍵次數(shù)進(jìn)展計(jì)數(shù)〔按鍵為BTN_SOUTH〕，即通過(guò)SW2選擇計(jì)數(shù)源。二選一電路如圖3-3所示。7〕將圖3-1~圖3-3三個(gè)模塊連接起來(lái)，構(gòu)成一個(gè)完整計(jì)數(shù)器。如圖3-4所示。1/50000001/500000050Mclock1Hzclock圖3-21/5000000分頻器2選1In1Dout圖3-3二選一電路In2SEn(SW1)clkY0〔LED0〕Y3〔LED3〕Y4〔LED4〕Y5〔LED5〕Y6〔LED6〕Y7〔LED7〕Up/Dn(SW0)2選1SW2clr(BTN_EAST)BTN_SOUTH1/5000000圖3-4完整的可逆計(jì)數(shù)器3.3、撰寫(xiě)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)報(bào)告要求分模塊，有調(diào)理給出各個(gè)模塊的設(shè)計(jì)。4、實(shí)驗(yàn)步驟：1〕建立工程文件，頂層文件為原理圖；2〕編寫(xiě)分頻模塊程序，要求輸入為50MHz系統(tǒng)時(shí)鐘，輸出為1Hz計(jì)數(shù)時(shí)鐘；3〕編寫(xiě)2選1模塊，輸入為按鍵、1Hz時(shí)鐘和開(kāi)關(guān)SW2，輸出為計(jì)數(shù)源；4〕編寫(xiě)計(jì)數(shù)器模塊主程序模塊；5〕在原理圖中，將各個(gè)模塊連接，使用pinhead分配引腳資源；6〕對(duì)程序進(jìn)展功能仿真；7〕下載程序，進(jìn)展驗(yàn)證。三、時(shí)序邏輯電路實(shí)驗(yàn)〔二〕1、實(shí)驗(yàn)名稱：跑馬燈電路設(shè)計(jì)2、實(shí)驗(yàn)?zāi)康模?〕進(jìn)一步熟練ISE開(kāi)發(fā)工具，穩(wěn)固FPGA開(kāi)發(fā)的根本步驟，掌握功能仿真方法；2〕掌握時(shí)序邏輯電路設(shè)計(jì)的一般方法，掌握時(shí)鐘分頻程序設(shè)計(jì)方法；3〕理解VHDL的層次構(gòu)造設(shè)計(jì)，掌握多個(gè)進(jìn)程設(shè)計(jì)方法；4〕穩(wěn)固程序下載方法；5〕了解開(kāi)發(fā)板時(shí)鐘資源，以及時(shí)鐘分頻方法。3、實(shí)驗(yàn)內(nèi)容：3.1、實(shí)現(xiàn)如下根本的可逆計(jì)數(shù)器跑馬燈電路圖如圖3-5所示。enenclkY0Y1Y2Y3Y4Y5Y6Y7Dir圖3-5可逆計(jì)數(shù)器原理圖功能表達(dá)：初始情況下Y0=‘1’，其它為‘0’。然后，在en為高電平的情況下，在時(shí)鐘信號(hào)clk的下降沿進(jìn)展移位。當(dāng)dir=‘1’時(shí)，每來(lái)一個(gè)時(shí)鐘信號(hào)，循環(huán)左移一位，當(dāng)dir=‘0’時(shí)，每來(lái)一個(gè)時(shí)鐘，循環(huán)右移一位。另外，移位控制時(shí)鐘可以選擇為按鍵，即每按鍵一次相當(dāng)于一個(gè)時(shí)鐘信號(hào)，系統(tǒng)可以在按鍵和系統(tǒng)分頻時(shí)鐘之間進(jìn)展選擇。要求：1〕Clk信號(hào)的周期為1S，利用分頻電路對(duì)50Mhz系統(tǒng)時(shí)鐘分頻得到。2〕在一個(gè)構(gòu)造體中，寫(xiě)多個(gè)進(jìn)程：時(shí)鐘分頻進(jìn)程，移位進(jìn)程，二選一進(jìn)程。3.2、資源使用要求：1〕用LED0~LED7作為跑馬燈輸出顯示，LED7為高位，LED0為低位；2〕SW0為循環(huán)方向控制；3〕SW1為工作允許EN控制端；4〕計(jì)數(shù)時(shí)鐘頻率為1Hz，通過(guò)對(duì)50Mhz系統(tǒng)時(shí)鐘分頻得到，分頻模塊如圖；6〕擴(kuò)展：可以由按鍵來(lái)控制循環(huán)〔按鍵為BTN_SOUTH〕，即每按一次BTN_SOUTH,則完成一次移位。通過(guò)SW2選擇移位控制時(shí)鐘沿。3.3、撰寫(xiě)實(shí)驗(yàn)報(bào)告。4、實(shí)驗(yàn)步驟：1〕建立工程文件，頂層文件為HDL；2〕編寫(xiě)頂層程序。程序包括多個(gè)進(jìn)程；3〕編寫(xiě)分頻進(jìn)程程序，要求輸入為50MHz系統(tǒng)時(shí)鐘，輸出為1Hz計(jì)數(shù)時(shí)鐘；4〕編寫(xiě)2選1進(jìn)程，輸入為按鍵、1Hz時(shí)鐘和開(kāi)關(guān)SW2，輸出為跑馬燈移位控制源；5〕編寫(xiě)移位進(jìn)程；6〕對(duì)程序進(jìn)展功能仿真；7〕下載程序，進(jìn)展驗(yàn)證。四、狀態(tài)機(jī)電路實(shí)驗(yàn)〔一〕1、實(shí)驗(yàn)名稱：按鍵抖動(dòng)消除及驗(yàn)證電路設(shè)計(jì)2、實(shí)驗(yàn)?zāi)康模?〕進(jìn)一步熟練ISE開(kāi)發(fā)工具，穩(wěn)固FPGA開(kāi)發(fā)的根本步驟，掌握功能仿真方法；2〕了解按鍵抖動(dòng)的原因，抖動(dòng)消除方法3〕掌握狀態(tài)機(jī)的設(shè)計(jì)方法；4〕掌握消除抖動(dòng)的狀態(tài)機(jī)設(shè)計(jì)方法5〕穩(wěn)固程序下載方法；。3、實(shí)驗(yàn)內(nèi)容：3.1原理簡(jiǎn)介按鍵動(dòng)作發(fā)生時(shí),按鍵的輸出會(huì)出現(xiàn)不穩(wěn)定的邏輯’0’和邏輯’1’的跳變。該信號(hào)直接輸入到計(jì)數(shù)器之類(lèi)電路,會(huì)發(fā)生計(jì)數(shù)錯(cuò)誤。如圖3-5所示。圖3-5信號(hào)抖動(dòng)3.2提示：狀態(tài)機(jī)設(shè)計(jì)思路設(shè)置十個(gè)狀態(tài)：S0，S1，S2，S3，S4，S5。電路的復(fù)位信號(hào)RST有效時(shí)，電路進(jìn)入復(fù)位狀態(tài)S0，在S0狀態(tài)下，時(shí)鐘信號(hào)CLK以一定頻率采樣按鍵輸入信號(hào)Key_in，如果采樣到Key_in=‘0’，則停留在S0狀態(tài)，并繼續(xù)采樣，一旦采樣到Key_in=’1’，則轉(zhuǎn)入S1延時(shí)狀態(tài)，進(jìn)展消抖延時(shí)，當(dāng)延時(shí)完畢時(shí)，Delay_end=’1’，則轉(zhuǎn)入S2狀態(tài)，在此狀態(tài)下，時(shí)鐘信號(hào)CLK以一定頻率采樣按鍵輸入Key_in，如果Key_in=‘0’則轉(zhuǎn)入S0，否則轉(zhuǎn)入S3；狀態(tài)S3，S4的轉(zhuǎn)換過(guò)程和條件與S2一樣，在狀態(tài)S4下，如果Key_in=’1’，則轉(zhuǎn)入S5狀態(tài)，當(dāng)進(jìn)入S5時(shí)，表示經(jīng)過(guò)S2，S3，S4三個(gè)連續(xù)狀態(tài)檢測(cè)按鍵輸入Key_in都為‘1’，則認(rèn)為按鍵處于穩(wěn)定狀態(tài)，在S5輸出按鍵確認(rèn)信號(hào)Key_confirm=同時(shí)在狀態(tài)S5下，時(shí)鐘信號(hào)CLK檢測(cè)按鍵輸入Key_in，如果Key_in=‘1’，表示按鍵未釋放，繼續(xù)停留在S5，檢測(cè)輸入信號(hào)，如果檢測(cè)到Key_in=‘1’，表示按鍵已經(jīng)釋放，輸出Key_confirm=‘0’,返回到狀態(tài)S0，等待下一次按鍵操作。3.3完成驗(yàn)證電路設(shè)計(jì)設(shè)計(jì)一個(gè)按鍵計(jì)數(shù)器，對(duì)未去抖的信號(hào)和去抖后的信號(hào)分別進(jìn)展計(jì)數(shù)。驗(yàn)證設(shè)計(jì)的正確性。3.3資源使用要求1〕用LED0~LED7作為計(jì)數(shù)輸出；2〕BTN_EAST作為按鍵。3.4、撰寫(xiě)實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告內(nèi)容要符合實(shí)驗(yàn)步驟要求。包括：狀態(tài)分析、狀態(tài)轉(zhuǎn)換圖、VHDL源程序、實(shí)驗(yàn)結(jié)論。4、實(shí)驗(yàn)步驟：1〕畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖；2〕編寫(xiě)完整的VHDL程序；3〕下載程序，進(jìn)展驗(yàn)證。五、綜合實(shí)驗(yàn)〔一〕1、實(shí)驗(yàn)名稱：兩人乒乓球游戲2、實(shí)驗(yàn)?zāi)康模?〕進(jìn)一步熟練ISE開(kāi)發(fā)工具，穩(wěn)固FPGA開(kāi)發(fā)的根本步驟，掌握功能仿真方法；2〕穩(wěn)固狀態(tài)機(jī)的設(shè)計(jì)方法；3〕穩(wěn)固按鍵消抖電路設(shè)計(jì)方法；4〕掌握多進(jìn)程程序設(shè)計(jì)方法；5〕穩(wěn)固程序下載方法；6〕了解開(kāi)發(fā)板時(shí)鐘資源，以及時(shí)鐘分頻方法。3、實(shí)驗(yàn)內(nèi)容：3.1原理簡(jiǎn)介兩人乒乓游戲機(jī)用8個(gè)發(fā)光二極管代表乒乓球臺(tái)，中間兩個(gè)發(fā)光二極管作為乒乓球網(wǎng)，用點(diǎn)亮的發(fā)光二極管按照一定的方向移動(dòng)來(lái)表示球的