pspice常見(jiàn)問(wèn)題1、添加新的仿真元器件庫(kù)

科cadencePCB16.5專題網(wǎng)絡(luò)培訓(xùn)16.5新功能 一、常見(jiàn)一、常見(jiàn)二、16.51、添加新的仿真元器件2、局部仿真功能(test3、自動(dòng)收斂的功能4、支持多個(gè)SLPS 一一、常見(jiàn)仿真錯(cuò)誤和解決1、解決“FloatingNode”錯(cuò)錯(cuò)誤原因:有一個(gè)地線沒(méi)有連好或者它的名稱不是0，也可能者其不通直流電的元件把某個(gè)節(jié)點(diǎn)和地隔開了解決辦法：1、確保電路中有PSpice接地符號(hào)，并且接地符號(hào)名稱為02、隔開的節(jié)點(diǎn)和地之間添加大電阻 2、解決“2、解決“l(fā)essthantwoconnectionatnode錯(cuò)誤原因:一個(gè)線連接到元件的一個(gè)引腳上卻沒(méi)有連接到另一個(gè)應(yīng)該解決辦法:確保一個(gè)節(jié)點(diǎn)要有兩個(gè)引腳連33、解決“Voltagesourceorinductorloop錯(cuò)誤原因: 4、解決“Noconvergenceproblemin”解決方法1：使用16.5新功能——自動(dòng) October23, :CadenceInternalUse 解決方法2：手動(dòng)修改Option 0、檢查電路拓?fù)浼?、將RELTOL設(shè)置為0.01或2、將ITL4設(shè)置為3、在電流/電壓水平容許的情況下，降低ABSTOL/VNTOL的精4、在電路進(jìn)行實(shí)際建模時(shí)，添加寄生器件，尤其是雜散電容、結(jié)5、PULSE源的上升/下降時(shí)間應(yīng)該采用切合實(shí)際的數(shù)值，而不應(yīng)該是理6、設(shè)置適當(dāng)?shù)某跏疾捎肐C符號(hào)采用NODESET符號(hào)設(shè)置電容和電感元件的IC屬性 二、16.51、添加新的仿真元器件Pspice16.5SupervisoryControllerModelsOfflineICPowerSolidStateChargePump-basedIntegrationofAmplifierModelsfrom 1）1）MOSFET添加：兩個(gè)先進(jìn)的同步整流降壓雙MOSFET驅(qū)動(dòng)：ISL6614和模型保存在swit_reg元件庫(kù)中模型保存在mfet_drvr元件庫(kù)中 ctb3,eiti etle添加：非充電式1.5V堿性（二氧化錳）電池模型MX1500，該模型的定電壓為1.5V，工作電壓范圍為0.75V至1.6V。這些模型保存在battery元件庫(kù)中。Supervisory在微處理器電路的電源檢測(cè)上添加了5 IC模型微處 電路微處理器復(fù)位電路MIC809-這些模型保存在mic_sup元件庫(kù)中 ctb3,eiti etle添加了18個(gè)新的光耦模3N263，4N47，4N48,4N49,MII66158,MII66164,MII66183,MII66189,MII66193,MII66223,MII66225,這些模型保存在mii_opto元件庫(kù) ctb3,eiti etleVoltageMode Controller降壓穩(wěn)壓器集成開關(guān)，模雙降壓穩(wěn)壓管帶有內(nèi)部開關(guān)的降壓型DC-DC穩(wěn)壓器模型高效的集成14A同步降壓穩(wěn)壓高效的功率降壓DC-DC轉(zhuǎn)換

模型模型高效的功率降壓DC-DC轉(zhuǎn)換器（500mA的輸出電流模型等 ctb3,eiti etleOfflineIC添加了：PowerIntegration的4款OfflineICSwitchs模型：這些模型保存在swit_reg元件庫(kù) Power88ChargePump-basedDC/DC添加了TPS60500,TPS60501,TPS60502,TPS60503,LM2771,這些模型保存 vtr元件庫(kù) ctb3,eiti etle9）9）SolidStateHSR312,HSR312L,HSR412,HSR412L,CPC1150N,1010）IntegrationofOperationalAmplifierModelsfromVendorMicrochipTechnology的22種模型已經(jīng)與PSpice集成。 ctb3,eiti etle16.5版本具有設(shè)計(jì)局部仿真功能，該功能大大提高了設(shè)計(jì)效通過(guò)不同的simulationprofiles注意：該功能在OrCADcaptureCIS 開開創(chuàng)創(chuàng)建Test從從主設(shè)計(jì)電路圖中選擇器終終止TestBench絡(luò)修改參仿真TestBench電錯(cuò)誤更更新主設(shè)計(jì)電結(jié)結(jié) ctb3,eiti etle2）創(chuàng)建Test2）創(chuàng)建Test ctb3,eiti etle有三種方法可以激活局部電路用于TestBench ctb3,eiti etle ctb3,eiti etle4）仿真Test4）仿真TestBench主設(shè)計(jì)如果是PSpice項(xiàng)目，TestBench項(xiàng)目將繼承主設(shè)計(jì)以仿真TestBench電路。但用戶需另行配置仿真文件。5）比較主設(shè)計(jì)電路和Test5）比較主設(shè)計(jì)電路和TestBench電路的差 ctb3,eiti