畢業(yè)設計基于EDA的數字頻率計的設計

XX院學生畢業(yè)設計（論文）報告系專

別：業(yè)：

電子與電氣學院電子技術班

號：xx學生姓名：XX學生學號：XXXXXXX的字頻率計的設計指導教師：xx設計地點：XXXXXXXXXXX起迄日期：xxxx

畢業(yè)（論文）任務書專XX

班xx

姓一、課落款稱：

基于EDA的頻率計的設計二、主要技術指標：1夠測量正弦波、三角波、鋸波、矩形波等周期性信號的頻率；2直接用進制數字顯示測得的頻率；3測量范圍1HZ~10KHZ切量程能自動切換；輸入信號幅度范圍，求一路自動適應；5量時刻；6用編程邏輯器件實現三、工作內容和要求：

數字頻率計是數字電路中的一個型應!實的硬件設用到的器件較連較復雜而且會產生較大的成測量誤差靠得住性.隨著可程邏輯器件CPLD）普遍應用!DA為開發(fā)平!利用硬描述語!采頂向下和基于庫的設!計者不但能夠沒必要了解硬件構設!且將使系統(tǒng)大大簡!提高整體的性能和靠得住#本文用HDL在器實現一種數字頻率計測頻系!能夠用十進制數碼管顯示被測信的頻它能測量!能夠測量其他多種物理!具有體積&住性功耗低的特點四、主要參考文獻］潘

VHDL實用教程成都電子科技大學出社，2000［2］

盧毅，賴杰

VHDL與電計京科出2001［3］徐志軍［］趙

大規(guī)?？删幊踢壿嬈骷捌鋺贸啥甲涌拼蟪霭婵删幊踢壿嬈骷?、開發(fā)與應用西安電子科技大學出版社，武華、陳宏

基于EDA技數字頻率計芯片化實現電子科技大學出版社熊娥英育技術中,

基于VHDL數字頻率計設計南大現教

學

生（簽名）2009年6月26日指導教（簽名）教研室主任（簽名）系主任簽名）畢設（文開報

年月26日年月27日年月28日設（文題一、選題的背景和意義：

基于EDA的數字頻率計的設計頻率計是電子技術中常用到的一種電子測量儀器們往用的頻率計大都是采用單元電路或單片機技術設計的，采用傳統(tǒng)的手工設計發(fā)展而來的自底向上的設計方法。本設計采用自頂下的設計方.整個設計是從系統(tǒng)頂層開始的，結合模擬手段，可以從一’開始就掌握所實現系統(tǒng)的性能狀況，結合應用領域的具體要求，在此時就調整設計方案，進行性能優(yōu)化或折衷取舍隨著設計層次向下進行，系統(tǒng)性能參數將得到進一步的細化與確認，隨時可以根據需要加以調整，，從而保證了設計結果的正確性，縮短了設計周期，設計規(guī)模越大，這種設計方法的優(yōu)勢明采用V編設實現的數字頻率計，除被測信號的整形部分、鍵輸入部分和數碼顯示部分以外，其余全部在一FPGA片上實現，整個系統(tǒng)非常精簡，而且具有靈活的現場可更改性。在不更改硬件電路的基礎上，對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能。該數字頻率具有高速、精確、可靠、抗干擾性強和現場可編程等優(yōu)點。另外，在學校學習課程中有學過通過單片機語言來實現頻率計功能，所以用另一DA的方法來設計很有學習拓展意義。二、課題研究的主要內容：利用一種基EDA的頻率計的設方法。此方法采用現代自頂向下的VHDL設技術和原理描述方.分別用VHDL語言完成計數模塊、譯碼模塊、分頻模塊、控制模塊、量程自動切換模塊的程序設計，再根據頻率計數計的功能要求，實現要求完成個系統(tǒng)電路的原理圖方法實現用DA技設計頻率計大大的簡了電路拍構的復雜性，又能提高電路的稱定性，可通過修改程序來達到改變量程的目的。三、主要研究（設計）方法論述：EDA(ElectronicDesignAutomation)即電子設計自動化。現EDA技術的基本特征是采用高級語言描述，具有系統(tǒng)級仿真和綜合能力。以HDL（Very-High-SpeedIntegratedCircuitHardwareDesciption）言為代表的硬件描述語言具有強大的行為描述能力和多層次的仿真模擬，程序結構規(guī)范，設計效率高。VHDL字支自頂向(Topto的計特點，在頂層進行系統(tǒng)的結構設計，在方框圖一級用VHDL對路的行為進行描述，并仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路網表，下載到具體CPLD件中去。VHDL語言進行數字邏輯電路和數系統(tǒng)設計，是電子電路設計方法上的一次革命性的變革，與傳統(tǒng)設計方法相比VHDL具有多有點：設計層次較高、用于復雜的計算時，能盡早發(fā)現存在的問題，縮短設計周期；獨立實現，修改方便，系統(tǒng)硬件描述能力強；可讀性好，有利于交流適合于文檔保存VHDL語言標準規(guī)范、移植性強VHDL型眾多而且支持用戶自定義類型，支持自頂而下的設計方法和多種電路的設計。

四、設計（論文）進度安排：時間（迄止日期）

工

作

內

容五、指導教師意見：指導教師簽名：

年月日六、系部意見：系主任簽名：

年7月4日

目錄【摘要】【關鍵詞】引言…………………………第一章頻率的設計原理頻率計測量頻率的設計原………頻率計測量周期的原………………第二章頻率測量頻率的層次設計方案4位十進制計數器模塊………………控制模塊設計……………分頻模塊的設計…………譯碼模塊…………………量程自動切換模塊………………………第三章頻率測量頻率的頂層計和仿真…………………33第四章頻率計測量周期的層次化設計方案4.1計數模塊……………4.2譯碼模塊……………4.3.分頻模塊……………4.4控制模塊……………4.5量程自動切換模塊…………………第五章頻計測量周期頂層電路原理圖設計……………第六章下載試編譯………………………管腳配置…………………編程下載和測試…………第七章結束……………第八章答謝……………參考文獻基于的字頻率計的設計

摘：字頻率計是直接用十進制數字來顯示被測信號頻率的一種測量裝置不僅能夠測量正弦波、方波、三角波沖號和其他具有周期特性的信號的頻率而且還能夠測量它們的周期通改裝能測脈沖寬度，做成數字式脈寬測量儀；能夠測量電容做成數字式電容測量儀在路中增加傳感器，還能夠做成數字脈搏儀、計價器等。因此數字頻率計在測量物理量方面應用普遍計用在器件上實現數字頻率計測頻系統(tǒng)，能夠用十進制數碼顯示被測信號的頻率夠測量正弦波方波和三角波等信號的頻率且還能對其他多種物理量進行測量。具有體積小住性高功低的特點數頻率計是運算機、通信設備、音頻視頻等科研生產領域不可缺少的測量儀器。采用VDHL編設計實現的數字頻率計除被測信號的整形部份輸入部份和數碼顯示部份之外余全數在一片FPGA芯上實現，整個系統(tǒng)超級精簡，而且具有靈活的現場可更改性。在不更改硬件電路的基礎上系統(tǒng)進行各類改良還能夠進一步提高系統(tǒng)的性能數頻率計具有高速、精準、靠得住、抗干擾性強和現場可編程等長處。關詞芯語數字頻率計數字頻率計原理圖軟件、EDA技DigitalonEDADigitalcymometeristodirectlyshowtobeakinddiagraphofsignalfrequencytoequipwiththedecimalsystemnotonlycanmeasuresinewave,squarewave,trianglewave,sharppulsesignalandotherhaveaperiodofthefrequencyofthesignalofcharacteristic,andcanalsomeasuretheirbeenrefitted,canmeasurepulsewidth,thebreadthtomeasureaninstrument;Canmeasureelectrictomakeintoanumbertypeelectriccapacitymeasureaninstrument;Increasespreadafeelingmachineintheelectriccircuit,canalsomakeintoanumberpulseinstrument,accountapricemachineetc..ThereforethedigitalcymometeraccountsinthediagraphmeasureaspectapplieddesignisusedVHDLsparepartisatCPLDupcarryoutdigitalcymometertoaccounttomeasurerepeatedlysystem,canshowbemeasuredthefrequencyofsignalwiththedecimalsystemfigures,canmeasurefrequencyofsinewave,squarewavetrianglewaveetc.signal,andanabilitytoit'shevariousphysicalquantitycarryonthephysicalvolumesmallanddependablesexGaoandachievementtoconsumealowcymometerthediagraphinstrumentofresearchproductionrealmindispensabilities,suchascalculator,communicationequipmentsandaudiofrequencyvideofrequency...etc..ThedigitalcymometerthatadoptsVDHLtoweaveadistancetodesignrealizationaccounts,inadditiontoismeasuredtheorthopedicsofpart,thekeyimportationpartandfiguresshowpart,restallinoneFPGArealizationofchip,thewholesystemsimplifiesverymuch,andhasvividspottochangethefoundationthatdoesn'tchangehardwareelectriccircuit,carriesvariousfunctionthattheimprovementcanalsoraisesystemfurthertothenumber'sfrequencyaccountstohavehighspeed,precision,credibility,theanti-interferenceisstrongandthespotprogrammableetc.advantage.words：FPGAVHDLlanguagedigitalcymometer,thecymometeraccountprinciplediagramsoftwareEDAtechnique0．引言

所謂頻率，就是周期性信號在單位時里轉變的次數本頻率計設計測量頻率的大體原理是一被測信號與準信號一路通過一個閘門后用計數器計數信號脈沖的個數，把標準時刻內的計數的結果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結果用LED碼顯示管顯示出來。按照數字頻率計的大體原理，本文設計方案的大體思想是分為五個模塊來實現其功能，即整個數字頻率計系統(tǒng)分為分頻模塊制模塊計數模塊譯碼模塊和量程自動切換模塊等幾個單元，而且別離用VHDL對進行編程，實現了閘門控制信號、計數電路、鎖存電路、顯示電路等。本頻率計設計還能夠測量周期性信號大原理與測量頻率的大體原理大體一樣一讓被測信號與標準信號一路通過一個閘門后計數器計數信號脈沖的個數被信號一個周期內標準基準信號的脈沖計數的結果鎖存器鎖存起來最后用顯示譯碼器把鎖存的結果用LED數顯示管顯示出來，顯示管的讀數就是被測信號以標準信號的周期為單位乘積的周期。技術性能指標：）能夠測量正弦波、三角波、鋸齒波、矩形波等周期性信號的頻率；）能直接用十進制數字顯示測得的頻率；）頻率測量范圍：1HZ~10KHZ切程能自動切換；）輸入信號幅度范圍5V，要一路自動適應；）測量時刻：T〈=；）用CPLD/FPGA可程邏輯器件實現；第一章頻率計的設計原理頻率計測量頻率的設計原理（1頻率計測量頻率的原理頻率計測量頻率需要設計整形電路使被測周期性信號整形成脈沖設計計數器對整形后的脈沖在單位時刻內重復轉變的次數進行計數計出的數字經鎖存器鎖存后送往譯碼驅動顯示電路用數碼管將數字顯示出來，需要設計控制電路產生允許計數的門閘信號、計數器的清零信號和鎖存器的鎖存信號使電路正常工作一個量程自動轉換電路使測量范圍更廣。（2頻率計測量頻率的原理圖頻率計測量頻率的原理圖如下：

被測信號脈沖形成模塊

分頻模塊

量程自動切換模塊使能計數模塊

譯碼顯示模塊基準信號控制模塊圖頻率計測量周期的原理

清零

鎖存信號（1頻率計測量周期的原理頻率計測量周期需要設計整形電路使被測周期性信號整形成脈沖設計計數器對基準信號在被測信號一個周期內重復轉變的次數進行計數計出的數字經鎖存器鎖存后送往譯碼驅動顯示電路用數碼管將數字顯示出來計控制電路產生允許計數的使能信號數的清零信號和鎖存器鎖存信號使電路正常工作設計一個量程自動轉換電路使測量范圍更廣。（2頻率計測量周期的原理圖頻率計測量周期的原理圖如下：

基準信號被測信號

分頻模塊脈沖形成模塊清零使能

計數模塊控制模塊圖

量程切換模塊譯碼模塊鎖存第二章頻率計測量頻率的層次設計方案十進制計數器模塊十進制計數器模塊包括級聯十進制計數器來施加到時鐘脈沖輸入端的待測信號產生的脈沖進行計數制計數器具有集束使能控制和進位擴展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產生來對4個聯十進制計數器周期性的計數進行控制。(1)十進制計數器元件的設計十進制計數器的程序如下：libraryieee;jishu10port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu10;architectureofjishu10isbegin

variabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifthencqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifthencout<='1';cout<='0';if;cq<=cqi;behav;在源程序中計數器進位輸出是數器的狀態(tài)輸出CLK是終輸入端是位控制輸入端當時EN是能控制輸入端當時，計數器計數，當時，計數器維持態(tài)不變。編譯成功后進行仿真，其仿真波形如下：

圖在項目編譯仿真成功后設的十進制計數器電路設置成可挪用的元件于以下的頂層設計。圖）4位十進制計數器的頂層設新建一個原理圖編輯窗當的工程目錄中凋出十進制計數器元件按圖所示的4位進制計數器頂層原理圖完成電路連接。

圖完成位十進制計數器的原理圖編輯以后可行仿真測試和波形分析仿輸出波形如圖所示，當、是計數值在0到9999之間循環(huán)轉變計數進位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。圖因此仿真結果正確無誤將上設計的4十進制計數器設置成可挪用的元件備

高層設計中利用，其元件符號圖如下圖所示。圖控制模塊設計1）閘門信號的設計頻率計電路工作時先要產生一個計數允許信號（即閘門信號門信號的寬度為單位時刻，如1S在閘門信號有效時刻內，對被測信號計數，即為信號的頻率。該頻率計電路的精度取決于閘門信號T。本設計當選取的基準信號頻率為，為了取得1s高平的周期性閘門信號，本設計采用對頻率為基準信號先進行分頻，再進行3個分頻，后進行頻，再用非門對分頻出的信號進行取非變換，如此取得的門閘信號高電平為鐘。（1進制計數器的程如下：libraryieee;jishu75port(clk,rst,en:instd_logic_vector(7downtocout:outstd_logic);jishu75;architectureofjishu75isbeginvariabledownto0);

beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;編譯成功后生成元件圖如下：圖（2）11進計數器的程序如下：libraryieee;

jishu11port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu11;architectureofjishu11isbeginvariabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;

編譯成功后生成元件圖如下：圖2觸發(fā)器的設計其程序如下：libraryieee;reg_2isstd_logic;q:outstd_logic);architectureofbeginprocess(clk)beginifclk='1'if;

behav;編譯成功后生成如下元件圖：圖10將生成的75進計數器11進計數器、10進計器和非門按下圖連接來取得1S高電平門閘信號。圖11

將其電路圖進行仿真，其仿真波形如下：圖12對照其仿真波形，其輸出門閘信號高電平為，符合設計，將其電路生成如下元件圖，以便頂層挪用。圖13）.制信號發(fā)生器模塊該模塊主要按照輸入高電平的1S閘信號，產生計數許信號EN該信號的高電平的持續(xù)時刻即計數允許時刻，與輸入的門閘控制時鐘脈沖周期相同；產生清零信號，在計數使能前對計數器先清零；產生存儲信號LOAD，計數結束后，利用上升沿最新的頻率測量值保留在顯示寄放器中。為了產生清零信號使信EN和儲信號LOAD不失一般性制信號發(fā)生器用74161組4分計數器，用一個與非門，一個或非門和一個異或門實現3種碼狀態(tài)，與閘門模塊按下圖連接。

圖14編譯成功后進行仿真，其仿真波形如下：圖15該功能正確無誤后生成的元件符號圖如下圖所示。

圖16分頻模塊的設計當被測頻率超出量程時設計分模塊對被測頻率進行分頻衰減單位上升從而擴大測量頻率的范圍。四選一數據選擇器四選一數據選擇器的程序如下：libraryieee;si_xuan_1isstd_logic;y:outsi_xuan_1;architectureofisx:std_logic_vector(1downtobeginbeginx

when"00"=>when"01"=>when"10"=>when"11"=>others=>null;behav;編譯成功后進行仿真，其仿真波形如下圖：圖17其仿真波形真確無誤后生成元件符號圖如下圖所示。

圖18分頻電路的設計將生成的四選一數據選擇74139譯器D觸器個十進制計數器按下圖連接。圖19編譯成功后進行仿真，起仿真波形如下圖：

圖20如圖所示電路圖實現了將被測信號進行分頻功能過四選一數據選擇器的控制按不同的BA二制數值時輸被測信號的1頻、分頻、100分頻分，通過二四譯碼器按不同的BA二制數值時輸出四個檔p0p一別離代表、、1000hz為單位，其功能正確無誤后生成可挪用的元件圖如下：圖21譯碼模塊譯碼模塊是對計數出的數進行譯碼顯示出來部由寄放器態(tài)掃描電路和譯碼驅動電路組成。）.放器設計寄放器是在計數結束后用發(fā)器的上升沿把最新的頻率測量值保留起來此在計數進程中可沒必要一直看著數碼管顯示器示器將最終的頻率讀數按期進行更新輸出將作為動態(tài)掃描電路的輸入。位放器的源序如下。

libraryieee;reg_4isport(load:indin:instd_logic_vector(30);std_logic_vector(3downtoarchitectureofbeginbeginifloadandload='1'thenif;behav;在源程序中LOAD是鎖存信號，上升沿觸發(fā)din[3..0]是寄放器輸dout[3..0]是寄放器輸出。編譯仿真后生成元件圖如下圖，以便頂層模塊的挪用。圖22）.態(tài)掃描電路

本設計采用掃描方式來實現LED數管動態(tài)顯示，控制好數碼管之的延遲時刻相當重要。按照人眼視覺暫留原理數管每秒導通次上，人就無法LED數碼管短暫的不亮為一直點亮其實LED數碼管是以必然頻率在閃動的導通頻率）也不是越小越好，因為LED數管達到必然亮度需要一按時刻。若是延時控制的不好則會出現閃動，或亮度不夠，按照經驗，延時能夠達到滿意的效果。另外，顯示的字符有轉變時，可在延時抵達后送一個地電平（共陰極數碼管LED碼管先短暫熄滅，再顯示一個字符，可使在視覺上字符的轉變更清楚。動態(tài)掃描顯示的源序如下。libraryieee;xu_dynamicstd_logic;din1:in0);din2:in4);din3:instd_logic_vector(118);din4:instd_logic_vector(1512);shift:outstd_logic_vector(1downto0);bus4:outstd_logic_vector(30));xu_dynamic;architectureoneofxu_dynamicisscan_clk:std_logic_vector(10);beginvariablescan:std_logic_vector(17downtobeginifscan:="000000000000000000";scan_clk<="00";

elsifclk'eventandscan:=scan+1;if;downto0);processp1;p2:process(scan_clk,din1,din2,din3,din4)beginscan_clkiswhen"00"=>bus4<=din1;shift<="11";when"01"=>bus4<=din2;shift<="10";when"10"=>bus4<=din3;shift<="01";when"11"=>bus4<=din4;shift<="00";processp2;one;程序中CLK是描時鐘；為位信號，當時位信號復位shitf為4個數碼管的位選信號，高電平有效一二二din3、為入的鎖存信號，為選中的信號輸出編譯成功后生成元件圖如下圖：

圖23）.段數碼管驅動電路的VHDL設計libraryieee;std_logic_vector(3downto0);led7s:outdecl7s;architectureoneofdecl7sbeginbeginwhen"0000"=>when"0001"=>when"0010"=>when"0011"=>when"0100"=>when"0101"=>

when"0110"=>when"0111"=>when"1000"=>when"1001"=>others=>null;one;程序中是0~9的BCD碼入為態(tài)描后的驅動顯示管電生成元件涂如下：圖24）譯碼電路的設計將寄放器、動態(tài)掃描電路和驅動電路按下圖連接。

圖25編譯通事后，對該電路進行仿真，其波形如下圖：圖26如圖所示其路實現了動態(tài)驅顯示功能波形正確無誤將其電路生成如下可挪用元件圖：

圖27量程自動切換模塊當計數器計數達到時再來脈沖就超出量程，為了使計數器計數正確，需要用量程自動切換對計數顯示進行量程切換，增加量程自動切換模塊也加大了對頻率測量的范圍。）.法器設計用加法器對計數器溢出脈沖進行計數法器的后兩位二進制數值對被測信號進行相應的分頻來實現量程切換。其加法器程序如下：libraryieee;yichu_jiajishuisport(clk,rst:ina,b:outstd_logic);yichu_jiajishu;architectureofisx:std_logic_vector(6downtobeginprocess(clk,rst)beginifrst='1'thenx<=(others=>'0');elsifclk'eventand

ifx<4thenif;if;behav;編譯成功后，生成如下元件：圖28將生成的加法器和觸發(fā)器按如下電路連接。圖29編譯成功后，對其電路進行仿真，波形圖如下：

圖30其波形圖正確無誤后生成元件圖如下：圖31第三章頻率計測量頻率的頂層計和仿真頻率計主體電路頂層原理圖設計在成功完成底層單元電路模塊設計仿真后按照第3章測頻原理圖上面的各個模塊依照下圖連接起來。

圖32對上面的測頻總電路圖進行仿真其波形圖如下圖。

圖33如圖所示，其仿真波形正確無誤。第四章頻率計測量周期的層次設計方案.計數模塊其模塊與實現測量頻率時的功能一樣，該模塊挪用測頻率時的計數模塊。.譯碼模塊其模塊與實現測量頻率時的功能一樣，該模塊挪用測頻率時的譯碼模塊。.分頻模塊分頻模塊是將基準信號進行衰減來進行對被測頻率的單位切換。）12制計數器的設計其程序如下：libraryieee;

jishu12port(clk,rst,en:instd_logic_vector(3downtocout:outstd_logic);jishu12;architectureofjishu12isbeginvariabledownto0);beginifrst='1'thencqi:=(others=>'0');elsifclk'eventandifen='1'thenifcqi:=cqi+1;cqi:=(others=>'0');if;if;if;ifcout<='1';cout<='0';if;cq<=cqi;behav;

編譯成功后生成元件圖如下：圖34本設計中測周期時選取的基準信號頻率為，了取得不同周期的信號與被測信號進行比較來測量被測信號的周期，用八選一數據選擇器7譯碼器和編程好生成的元件如下圖進行連接。圖35編譯成功后進行仿真，其波形仿真如下：

圖36其波形正確無誤，將其電路生成能挪用的元件圖如下：圖.控制模塊該模塊主要按照輸入被測信號，產生計數允許計數信號EN該信號的高電平的持續(xù)時刻即計數允許時刻，與輸入的被測信號周期相同；產生清零信號，在計數使能前對計數器先清零；產生存儲信號，在計數結束后，利用上升沿把最新的頻率測量值保留在顯示寄放器中。不失一般性控制信號發(fā)生器用組成4頻計數器用個與非門一個或非門和一個異或門實現3種碼狀態(tài)，為了產生清零信號RST，使能信和儲信號。其原理圖如下圖所示。

圖38對其原理電路進行仿真，其波形如下：圖39其波形正確無誤，生成可挪用元件圖如下：圖

.量程切換模塊該模塊是對被測頻率的周期單位進行切換，使頻率計測量周期的范圍加大。加法器設計其程序如下：libraryieee;zhou_jiafaisport(clk,rst:inarchitectureofzhou_jiafaisx:std_logic_vector(8downtobeginprocess(clk,rst)beginifrst='1'thenx<=(others=>'0');e