華中科技數(shù)字電子技術(shù)32-44課件ch04c

4.5

通用型：54/74系列、74HC系列、74HCT系能設(shè)計(jì)們希系能設(shè)計(jì)們希望自己設(shè)ASIC設(shè)計(jì)好后，立即投入際，縮短設(shè)計(jì)周期用可編程器件(PLD: bleLogicDevice二、PLD集成度已達(dá)到4005V3.3V2.5V1.8V向內(nèi)嵌多種功能模塊方向發(fā)RAM，ROM，DSP，CPU向數(shù)、?；旌峡删幊谭较虬l(fā)三、PLD1、邏輯功能強(qiáng)：PLD如一堆積木，它能完成任何數(shù)字器件2、集成度高：可以替代多至幾千塊通用IC極大減小電路的面積和電路連接，從而大大降低功耗，提高能力，4、具有完善先進(jìn)的開(kāi)發(fā)工具5、系統(tǒng)處理速度高：用PLD與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了系統(tǒng)的處理速度。7、使用方便：可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級(jí)1

2CPLD的代 如 的MAX系世界著名廠(chǎng)家 最大的PLD供應(yīng)商之 FPGA的發(fā)明者，最大的PLD供 ISP 提供及宇航級(jí)產(chǎn)PLD1、PLD輸入信號(hào)輸入互輸

陣列乘積

陣列和

輸出函反饋輸入信輸 互輸 陣

乘積項(xiàng)或門(mén)和 陣 (b) 輸2.PLD與 或ABCDABC&A& C

A B C D AB

AAB輸出恒等于0的與AAB

輸出為1的與

第5版第4版PLD

LL BCLL熔

CC

V VL

A、B、C中有一個(gè)為 輸出為A、B、C中都為

輸出為1連接連接 連接斷 連 斷

浮柵MOS疊柵注入MOS(SIMOS)浮柵MOS

浮柵隧道氧化層MOS(FlotoxMOS)快閃(Flash)疊柵MOSFlotoxMOS管和快閃疊柵MOS管，采用電擦除方法。疊柵注入MOS(SIMOS)當(dāng)浮柵上沒(méi)有電荷時(shí)，給控制柵加上大于當(dāng)浮柵上沒(méi)有電荷時(shí)，給控制柵加上大于VT1的控制電壓 OO若想擦除，可用紫外線(xiàn)或X射線(xiàn)，距管子2厘米處照射15-20分鐘

L

X---使浮柵帶連 連 連 斷連 斷 連 斷 BC

L浮柵隧道氧化層MOS(FlotoxMOS)cc

快閃疊柵MOS管開(kāi)關(guān)（FlashMemory) 源 漏控制

結(jié)構(gòu)特點(diǎn)閃速器單MOS管的源極N+區(qū)大于漏極 浮柵到P型襯底間浮 氧化絕緣層比SIMOS管的更薄P型襯

PLD

或陣列可編程

或陣列固定L1L0L1L0 L1L0L1L0 0

與陣列可編AAB CSnCn+4.5.1組合邏輯電路的PLD實(shí)例1由 An Bn Cn

“或”陣（固定SABC

ABC

ABC

ABC

C

“與”陣列

(可編程

Cn+1

12345678123A

L L

CD

ABCD4 6

BCDABD

1B17

BCDBCD9C D

L3L0ABC

L2L212345678用VerilogHDL描述組合邏輯電一般使用assigninitialalways門(mén)級(jí)建模:將邏輯電路圖用HDL

多輸出 多

功

Verilog n-inputANDgate n-inputNANDgate n-inputORgate n-inputNORgate n-inputexclusiveOR n-inputNOR

n-output n-outputinverter tri-statebuffer;Io tri-statehi tri-stateIo tri-statehi1、多調(diào)用andX不確定狀輸入輸入01Xz 000 1xx xxx xxx

Z高阻

nand0輸入0輸入1xz0z111110x1xx1xxor真值

xor真值輸入輸入01XZ2001XX11111XX1XXZX1XX輸入01XZ001XX110XXXXXXXZXXXX2、多輸出notN1（out1，out2，…，in）；buf……not

001xz 01xx

ut……N01xz輸出10xx3如果輸入控制信號(hào)無(wú)效，則三態(tài)門(mén)的輸出為高阻態(tài)zbufif1

notif1001xz0z01z1xzxxxzzxxx01xz0z11z0xzxxxzzxxx4試用Verilog語(yǔ)言的門(mén)級(jí)元件進(jìn)行描述2線(xiàn)-4線(xiàn) 的//Gate-leveldescriptionofa2-to-4-linedecodemodule_2to4decoder(A1,A0,E,Y);

Y input 說(shuō)output

部wire

Y2n1 Y3n2n3功

列出結(jié)構(gòu)化的元并按網(wǎng)表連 n4(Y[0],A1not,A0not,Enot),n5(Y[1],A1not,A0,Enot),n6n7例2用Verilog的門(mén)級(jí)元件進(jìn)行描述由三態(tài)門(mén)構(gòu)成的2選1數(shù)據(jù)選擇器。B ASEL//Gate-leveldescriptionofa2-to-1-linemultiplexermodule_2to1muxtri(A,B,SEL,L);inputA,B,SELoutputL;tribufif1bufif0(L,A,SEL);544位全加1位全 1位全 1位全 1位全半

.....

半 B

SA //Gate-levelhierarchicaldescriptionof4-bitadder//DescriptionofhalfmodulehalfadderinputA,B;outputxorand

AB //Descriptionof1-bitfulladdermodulefulladder(S,CO,A,B,CI);inputA,B,CI;outputS,CO;wireS1,D1,D2//InstantiatethehalfadderHA1(S1,D1,A,B);halfadderHA2(S,D2,S1,CI);org1(CO,D2,D1);

0 //Descriptionof4-bitfulladdermodule_4bit_adder(S,C3,A,B,C_1);input[3:0]A,B;inputC_1;output[3:0]S;outputC3;wireC0,C1,C2;////InstantiatethefulladderFA0(S[0],C0,A[0],B[0],CFA1FA2FA3

HDL對(duì)兩個(gè)操作數(shù)進(jìn)+兩個(gè)操作數(shù)按對(duì)應(yīng)位 行相應(yīng)的邏輯運(yùn) /算

運(yùn)

只對(duì)一~位

（ 對(duì)單個(gè)操作數(shù)的各位 的運(yùn)算結(jié)果是1位

）

^^~

）

A：4’b1010~A=~B=設(shè)則 ！~*/！~*/%+-<>&^|

2數(shù)據(jù)流建模使用的基本語(yǔ)句是連續(xù)賦值語(yǔ)句assign，該wireA,B,SEL,L;//4個(gè)連線(xiàn)型變量assignL=(A&~SEL)|(B&SEL);//注意，在assign語(yǔ)句中，左邊變量的數(shù)據(jù)類(lèi)型必須是wire

Y Y Y Y//Dataflowdescriptionofa2-to-4-linedecoder，moduledecoder_df(A1,A0,E,Y);inputA1,A0,E;output[3:0]assignY[0]=~(~A1&~A0&~E);assignY[1]=~(~A1&A0&~E);assignY[2]=~(A1&~A0&~E);assignY[3]=~(A1&A0&~E); 用條件運(yùn)算符描述了一個(gè)2選1//Dataflowdescriptionof2-to-1-linemultiplexermodulemux2x1_df(A,B,SEL,L);inputA,B,SEL;outputL;assignL=SEL?A:B;在連續(xù)賦值語(yǔ)句中，如果SEL＝1，則輸出L＝A；否則L＝B一般使用always值語(yǔ)句，給reg1、條件語(yǔ)句（if語(yǔ)句if(condition_expr)true_statement;if(condition_expr)true_statement;elsefale_statement;if(condition_expr1)true_statement1;elseif(condition_expr2)true_statement2;elseif(condition_expr3)else2、多路分支語(yǔ)句（case語(yǔ)句caseitem_expr1:statement1;item_expr2:defaultdefault_statement//default例//Behavioraldescriptionof2-to-1-linemultiplexermodulemux2to1_bh(A,B,SEL,L);inputA,B,SEL;outputL;regL; //defineregistervariablealways@(SELorAorB)if(SEL1L