電子技術(shù)（十一五國家規(guī)劃）第4章

第4章時序邏輯電路內(nèi)容提要本章先按照電路結(jié)構(gòu)和工作特點重點介紹基本RS觸發(fā)器和同步觸發(fā)器的邏輯功能及使用；對邊沿觸發(fā)器的觸發(fā)方式及功能進行特別說明；介紹不同觸發(fā)器之間的相互轉(zhuǎn)換。此外還詳細討論了計數(shù)器、寄存器等小規(guī)模和中規(guī)模集成電路的邏輯功能和使用方法。

返回4.1基本RS觸發(fā)器4.2同步觸發(fā)器4.3觸發(fā)器的轉(zhuǎn)換4.4計數(shù)器4.5寄存器時序邏輯電路不僅具備組合邏輯電路的基本功能，還必須具備對過去時刻的狀態(tài)進行存儲或記憶的功能。具備記憶功能的電路稱為存儲電路，它主要由各類觸發(fā)器組成。時序邏輯電路一般由組合邏輯電路和存儲電路（存儲器）兩部分組成，其結(jié)構(gòu)框圖如圖4.1所示。圖4.1時序邏輯電路的結(jié)構(gòu)框圖時序邏輯電路的基本單元是觸發(fā)器，它能夠存儲1位二進制數(shù)碼，即具有記憶功能。下面我們就先介紹觸發(fā)器，然后再介紹由觸發(fā)器構(gòu)成的一些時序邏輯電路。

4.1基本RS觸發(fā)器基本RS觸發(fā)器，又簡稱基本觸發(fā)器，如圖4.2（a）所示。它由“與非”門G1，G2交叉耦合構(gòu)成。，是信號輸入端，字母上的反號表示低電平時有信號，高電平時無信號；Q，是兩個互補的信號輸出端。它具有兩個穩(wěn)定狀態(tài)：Q=1，

=0或Q=0，=1。圖4.2基本RS觸發(fā)器邏輯電路

（a）邏輯電路；（b）邏輯符號4.1.1基本RS觸發(fā)器的構(gòu)成G1G24.1.2基本RS觸發(fā)器的工作原理

1.當(dāng)

=1，=0，即在端加負(fù)脈沖假設(shè)觸發(fā)器的原狀態(tài)為Q=0，=1，對G2門由于=0，根據(jù)“與非”門邏輯功能，則=1，由于存在G2門對G1門的反饋線，G1門兩輸入均為1，其輸出端Q

=0。若觸發(fā)器的原狀態(tài)為Q=1，=0，則加在G2門的=0將使=1，G1門輸出Q由1翻轉(zhuǎn)為0?？梢?，無論原狀態(tài)是Q

=0或Q

=1，只要輸入信號=1，=0，觸發(fā)器的狀態(tài)一定是Q

=0，=1。這時稱觸發(fā)器處于置“0”狀態(tài)，亦稱復(fù)位態(tài)，這是觸發(fā)器的一個穩(wěn)態(tài)。2.當(dāng)=0，=1，即在端加負(fù)脈沖采用與上相同的方法和步驟分析可知，觸發(fā)器終了狀態(tài)為Q=1，=0，稱此時觸發(fā)器處于“1”狀態(tài)，或置位態(tài)，這是觸發(fā)器的另一個穩(wěn)態(tài)。由以上可知：在或上輸入負(fù)脈沖，觸發(fā)器將成為Q

=1，=0或Q

=0，=1穩(wěn)定狀態(tài)。3.當(dāng)=1，=1時假設(shè)觸發(fā)器的原狀態(tài)為Q=0，=1，對G1門由于=1，對于G2門由于=1，根據(jù)“與非”門邏輯功能，則Q

=0，=1；若觸發(fā)器的原狀態(tài)為Q=1，=0，同樣，與非門的作用使Q

=1，=0?？梢?，當(dāng)負(fù)脈沖撤除后（即此時=1，=1），觸發(fā)器能保持信號作用前的輸出狀態(tài)，這種特性稱為具有保持功能或記憶功能。

4.當(dāng)=0，=0時不論觸發(fā)器的原狀態(tài)如何，此時兩個與非門的輸出都為1，即Q==1，這破壞了觸發(fā)器的邏輯關(guān)系。一旦撤去低電平，Q與的狀態(tài)取決于將撤消的信號；如果信號同時撤消，則Q與的狀態(tài)不確定，使觸發(fā)器的工作變得不可靠。因此觸發(fā)器工作時=0，=0的情況是不允許的。

4.1.3觸發(fā)器的功能描述方法在介紹觸發(fā)器的功能描述方法之前，我們先介紹一下有關(guān)現(xiàn)態(tài)和次態(tài)的概念?，F(xiàn)態(tài)是觸發(fā)器接收輸入信號之前所處的狀態(tài)，用Qn和表示；次態(tài)是觸發(fā)器接收輸入信號之后所處的狀態(tài)，用Qn+1和表示。根據(jù)前面對基本觸發(fā)器的分析可知，Qn+1的值不僅和輸入信號有關(guān)，而且還取決于現(xiàn)態(tài)。對于觸發(fā)器邏輯功能的描述通常有4種形式，即特征表、特征方程、激勵表（狀態(tài)圖）以及時序圖，下面分別介紹。

1.

特征表反映觸發(fā)器次態(tài)Qn+1，現(xiàn)態(tài)Qn和輸入，之間對應(yīng)關(guān)系的表格叫做特性表。根據(jù)前面的工作原理可以很容易得到基本RS觸發(fā)器的特性表，如表4.1所示。對應(yīng)的簡化功能表如表4.2所示。

表4.1基本RS觸發(fā)器特性表Qn+1功能1111保持1100保持1011置11001置10110置00100置0001╳不允許000╳不允許Qn功能11保持101置1010置000╳不允許表4.2基本RS觸發(fā)器簡化功能表

Qn+1Qn圖4.3基本RS觸發(fā)器Qn+1的卡諾圖

2.

特征方程觸發(fā)器的特征方程就是觸發(fā)器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式。從表4.1所示的特性表可以看出Qn+1與Qn,,都有關(guān)，在,,Qn

3個變量的8種取值中，正常情況下，001，000兩種取值是不會出現(xiàn)的，也就是說，這是約束項，這樣可以得到如圖4.3所示的Qn+1的卡諾圖。

由圖4.3可得到其對應(yīng)的特征方程為：約束條件即

（4-1）

3.激勵表和狀態(tài)圖激勵表描述了觸發(fā)器欲達到目標(biāo)狀態(tài)所需要的輸入信號狀態(tài)，它可以由前面的特征表直接得到。表4.3是基本RS觸發(fā)器的激勵表。狀態(tài)圖是用于描述觸發(fā)器的狀態(tài)轉(zhuǎn)換關(guān)系及轉(zhuǎn)換條件的圖形，由激勵表可以得到其對應(yīng)的狀態(tài)圖，如圖4.4所示。圖中兩個圓圈分別表示觸發(fā)器的兩個狀態(tài)，箭頭指示狀態(tài)轉(zhuǎn)換方向，箭頭旁標(biāo)注的是狀態(tài)轉(zhuǎn)換所需要的輸入信號條件。例如當(dāng)觸發(fā)器處在0狀態(tài)，即Qn=0時，若輸入信號＝01或11，觸發(fā)器仍為0狀態(tài)，若=10，觸發(fā)器就會翻轉(zhuǎn)成為1狀態(tài)。

表4.3基本RS觸發(fā)器的激勵表→Qn+100×101101001111×圖4.4基本RS觸發(fā)器的狀態(tài)圖

4.時序圖反映觸發(fā)器輸入信號取值和狀態(tài)之間對應(yīng)關(guān)系的圖形稱為時序圖，它可以直觀地說明觸發(fā)器的特性和工作狀態(tài)，值得說明的是，在時序圖中必須包含輸入狀態(tài)的所有可能的組合，否則，就不是正確的時序圖。如圖4.5所示的基本RS觸發(fā)器的時序圖。圖4.5基本RS觸發(fā)器的時序圖返回

4.2同步觸發(fā)器

基本RS觸發(fā)器直接受輸入信號控制。在實際中，我們常希望輸入信號僅在一定的時間內(nèi)起作用，這就需要對輸入信號進行控制，限制它起作用的時間。用時鐘脈沖控制輸入信號起作用時間的觸發(fā)器，稱為同步觸發(fā)器或鐘控觸發(fā)器。

4.2.1

同步RS觸發(fā)器

1.同步RS觸發(fā)器的構(gòu)成同步RS觸發(fā)器的邏輯電路及邏輯符號如圖4.6所示。G1，G2兩個與非門構(gòu)成基本RS觸發(fā)器，其觸發(fā)信號來自G3和G4兩個與非門的輸出，G3和G4構(gòu)成的電路稱為觸發(fā)器導(dǎo)引電路。同步RS觸發(fā)器有3個控制端，R，S端及CP端，CP端稱時鐘脈沖控制端。

圖4.6同步RS觸發(fā)器

（a）邏輯電路；（b）邏輯符號

2.同步RS觸發(fā)器的工作原理（1）CP=0時：G3和G4被封鎖，因為無論R和S如何變化，兩個門的輸出均為1，此時基本RS觸發(fā)器的，觸發(fā)器的輸出狀態(tài)將保持不變。（2）CP=1時：CP對G3和G4的封鎖被解除，在這種條件下：①S=1，R=0：導(dǎo)引電路中，，作為基本RS觸發(fā)器的輸入信號，觸發(fā)器處于置“1”態(tài)，Q=1，；②S=0，R=1：導(dǎo)引電路中，，作為基本RS觸發(fā)器的輸入信號，觸發(fā)器置“0”態(tài)，Q=0，；③R=0，S=0：導(dǎo)引電路中G3及G4均輸出1，，，顯然，觸發(fā)器的輸出狀態(tài)將保持不變。④R=1，S=1：導(dǎo)引電路中G3及G4均輸出0，，，使觸發(fā)器輸出=1，CP過去后，狀態(tài)變?yōu)椴欢ǎ瑧?yīng)用中要避免這種情況出現(xiàn)。

3.同步RS觸發(fā)器的功能描述（1）特性表。綜上所述，可得出同步RS觸發(fā)器的特性表，見表4.4。表4.4同步RS觸發(fā)器的特性表CPRSQn+1功能0××Qn保持100Qn保持1011置11100置0111不定不允許（2）特征方程。根據(jù)特性表，很容易得到同步RS觸發(fā)器的特征方程如下：CP=1有效

（4-2）

4.2.2同步D觸發(fā)器同步RS觸發(fā)器的R，S之間有約束。不允許出現(xiàn)R和S同時為1的情況，否則會使觸發(fā)器處于不確定的狀態(tài)，這就限制了同步RS觸發(fā)器的使用。下面我們介紹不具有約束條件的同步D觸發(fā)器。1．同步D觸發(fā)器的構(gòu)成同步D觸發(fā)器的邏輯電路和邏輯符號如圖4.7所示。它是在同步RS觸發(fā)器的基礎(chǔ)上增加了一個反相器，通過它把加在S端的D信號反相之后送到R端。

圖4.7同步D觸發(fā)器(a)邏輯電路；(b)邏輯符號

2.同步D觸發(fā)器的工作原理

（1）當(dāng)CP=0時，則有，，根據(jù)基本RS觸發(fā)器的工作原理，同步D觸發(fā)器的輸出保持原來的狀態(tài)。（2）當(dāng)CP=1時，由與非門的特性可以得到：即，互補，自然滿足約束條件。①D=0，此時有：，，由基本RS觸發(fā)器的原理有：Q=0，；

②D=1，此時有：，，由基本RS觸發(fā)器的原理有：Q=1，。

3.

同步D觸發(fā)器的功能描述（1）特性表。由D觸發(fā)器工作原理可得其特性表，見表4.5。（2）特征方程。將，代入基本RS觸發(fā)器的特征方程式（4-1）得到同步D觸發(fā)器的特征方程（當(dāng)然也可以由特性表得到）：

（4-3）表4.5同步D觸發(fā)器的特性表

由此可見，同步D觸發(fā)器的次態(tài)始終與輸入信號D保持一致，故又稱D鎖存器或數(shù)據(jù)暫存器。DQn+100114.2.3同步JK觸發(fā)器1.同步JK觸發(fā)器的構(gòu)成同步JK觸發(fā)器的邏輯電路和邏輯符號如圖4.8所示。圖4.8同步JK觸發(fā)器（a）邏輯電路；（b）邏輯符號2.

同步JK觸發(fā)器的工作原理及功能描述

由圖4.8可知，，當(dāng)CP=0時，，觸發(fā)器保持原狀態(tài)不變。當(dāng)CP=1時，，，將它們代入基本觸發(fā)器特征方程式（4-1），得到JK觸發(fā)器的特征方程：（4-4）同時，注意到：即，無論輸入信號J，K如何變化，該觸發(fā)器的約束條件都會自動滿足。由特征方程可以得到同步JK觸發(fā)器的真值表，見表4.6。表4.6同步JK觸發(fā)器的真值表CPJK

Qn+1功能0××

Qn保持100

Qn

保持101

0置0110

1置1111

1翻轉(zhuǎn)

4.2.4同步T觸發(fā)器

1.同步T觸發(fā)器的構(gòu)成將JK觸發(fā)器的JK端短接在一起作為輸入端T，就得到同步T觸發(fā)器，圖4.9所示的為同步T觸發(fā)器的邏輯電路和邏輯符號。圖4.9同步T觸發(fā)器（a）邏輯電路；（b）邏輯符號

2.同步T觸發(fā)器的工作原理及功能描述在同步JK觸發(fā)器的基礎(chǔ)上我們可以知道同步T觸發(fā)器的工作原理，在同步JK觸發(fā)器的特征方程式（4-4）中令T=J=K，則有：（4-5）由此可得其真值表，如表4.7所示。觸發(fā)器：是只具有計數(shù)功能的T觸發(fā)器。其邏輯符號與T觸發(fā)器相同，但T端置1。上面介紹的基本RS觸發(fā)器無時鐘信號，是構(gòu)成各類觸發(fā)器的基本電路形式；同步觸發(fā)器（屬于電位觸發(fā)）結(jié)構(gòu)簡單。此外還有主從觸發(fā)器（屬于脈沖觸發(fā)），邊沿觸發(fā)器（采用邊沿觸發(fā)）等觸發(fā)器，在使用時必須根據(jù)實際要求正確選用。

T功能0保持1翻轉(zhuǎn)1翻轉(zhuǎn)表4.7同步T觸發(fā)器的真值表

所謂電位觸發(fā)，是指時鐘信號CP為規(guī)定邏輯電位時，輸入信號才能被觸發(fā)器接收并導(dǎo)致輸出狀態(tài)的相應(yīng)變化。而當(dāng)時鐘信號為非規(guī)定邏輯電位時，觸發(fā)器狀態(tài)維持不變。脈沖觸發(fā)則是在脈沖信號低電位（或高電位）時接收輸入信號，在高電位（或低電位）時輸出信號。邊沿觸發(fā)是指觸發(fā)器對輸入信號的接收發(fā)生在時鐘脈沖的邊沿（上升沿或下降沿）時刻，并據(jù)此時的輸入決定輸出的相應(yīng)狀態(tài)，即觸發(fā)器只在CP的基本規(guī)定跳變（正跳變或負(fù)跳變）到來時，才接收輸入信號，而在CP=1，CP=0及CP的非規(guī)定跳變時，觸發(fā)器不接收輸入信號。因此，邊沿觸發(fā)器具有更強的抗干擾能力。下面我們通過例子來說明電位觸發(fā)與邊沿觸發(fā)的工作原理。

例4.1已知D觸發(fā)器輸入信號波形如圖4.10所示，試畫出電位觸發(fā)和邊沿觸發(fā)（下降沿）方式下輸出端Q的波形。

解：電位觸發(fā)方式下輸出端Q的波形和邊沿觸發(fā)方式（下降沿）下輸出端的波形如圖4.10所示。

圖4.10例4.1的圖返回4.3觸發(fā)器的轉(zhuǎn)換由于實際生產(chǎn)的集成觸發(fā)器只有JK和D觸發(fā)器兩種，所以在這里也只介紹如何把這兩種觸發(fā)器轉(zhuǎn)換成其他類型的觸發(fā)器，以及它們之間的相互轉(zhuǎn)換。根據(jù)已有觸發(fā)器獲得待求觸發(fā)器的步驟如下：（1）寫出已有觸發(fā)器和待求觸發(fā)器的特征方程；（2）變換待求觸發(fā)器的特征方程，使之與已有觸發(fā)器的特征方程一致；（3）根據(jù)變量相同，系數(shù)相等則方程一定相等的原則，比較已有、待求觸發(fā)器的特征方程，求出轉(zhuǎn)換邏輯；（4）畫電路圖。1.JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器JK觸發(fā)器的特征方程為：（4-6）D觸發(fā)器的特征方程為：變換D觸發(fā)器表達式，使之與JK觸發(fā)器方程相同，即：（4-7）把Qn，視為變量，余下部分視為系數(shù)，比較式（4-6）和式（4-7）得到：畫出電路圖，如圖4.11所示，圖中CP為下降沿觸發(fā)。圖4.11JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器2．JK觸發(fā)器轉(zhuǎn)換為RS觸發(fā)器JK觸發(fā)器的特征方程為：RS觸發(fā)器的特征方程為：變換RS觸發(fā)器表達式：

將上式與JK觸發(fā)器特征方程比較可得到：畫出電路圖，如圖4.12所示。圖4.12JK觸發(fā)器轉(zhuǎn)換為RS觸發(fā)器

上式中可以被吸收，RSQn是約束項，應(yīng)去掉，故有3.D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器D觸發(fā)器的特征方程為：JK觸發(fā)器的特征方程為：比較以上兩式得到：畫電路圖，如圖4.13所示。圖4.13D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器

4．D觸發(fā)器轉(zhuǎn)換為RS觸發(fā)器D觸發(fā)器的特征方程為：RS觸發(fā)器的特征方程為：顯然，時，以上兩式必然相等。畫出電路圖，如圖4.14所示。圖4.14D觸發(fā)器轉(zhuǎn)換為RS觸發(fā)器返回

4.4計數(shù)器在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器，它由觸發(fā)器組合構(gòu)成。計數(shù)器的種類很多，按觸發(fā)器的狀態(tài)轉(zhuǎn)換與計數(shù)脈沖是否同步，分為同步計數(shù)器和異步計數(shù)器；按進位制不同，分為二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器（N進制計數(shù)器）；按數(shù)值的增減，分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。計數(shù)器是數(shù)字系統(tǒng)的重要組成部分，主要用于計數(shù)，也可用于分頻和定時。下面介紹一些常用的計數(shù)器。

4.4.1二進制計數(shù)器1.二進制異步加法計數(shù)器（1）電路組成。如圖4.15所示為3位二進制異步加法計數(shù)器。它由3個JK觸發(fā)器組成，低位的輸出Q接到高位的控制端C，只有最低位FF0的C端接收計數(shù)脈沖CP。每個觸發(fā)器的J，K端都懸空，即J=K=1，處于計數(shù)狀態(tài)。只要控制端C的信號由“1”變到“0”，觸發(fā)器的狀態(tài)就翻轉(zhuǎn)。C=Q0Q1Q2

是進位信號。圖4.153位二進制異步加法計數(shù)器

（2）工作原理。計數(shù)器工作前應(yīng)清零，即Q2Q1Q0=000。第一個CP脈沖輸入后，當(dāng)該脈沖的下降沿到來時，F(xiàn)F0翻轉(zhuǎn)，Q0由“0”變?yōu)椤?”，這樣Q0=1就加到FF1的C端，使FF1保持不變，計數(shù)器的狀態(tài)為001。第二個CP脈沖輸入后，F(xiàn)F0又翻轉(zhuǎn)，Q0

由“1”變?yōu)椤?”。這樣Q0=0就加到FF1的C端，使FF1翻轉(zhuǎn)，Q1由“0”變?yōu)椤?”。Q=1就加到FF2的C端，使FF2保持不變，計數(shù)器的狀態(tài)為010。按此規(guī)律，隨著計數(shù)脈沖CP的不斷輸入，計數(shù)器的狀態(tài)如圖4.16所示，當(dāng)?shù)?個CP脈沖輸入后，計數(shù)器的狀態(tài)為111，產(chǎn)生進位信號C=1，再輸入一個CP脈沖，計數(shù)器的狀態(tài)恢復(fù)為000。

圖4.163位二進制異步加法計數(shù)器的狀態(tài)圖圖4.173位二進制異步加法計數(shù)器時序圖如圖4.17所示是3位二進制異步加法計數(shù)器的時序圖（或波形圖），可見Q0的脈沖波形周期比計數(shù)脈沖CP大1倍，Q1的脈沖波形周期比Q0大1倍，余可類推。因此二進制計數(shù)器的Q0，Q1，Q2的脈沖頻率，分別是計數(shù)脈沖頻率的二分頻、四分頻和八分頻。計數(shù)器可作為分頻器，同時也體現(xiàn)了定時的作用。如果把圖4.15中接Q0，Q1的線改接到，端，就可以構(gòu)成3位二進制異步減法計數(shù)器，其工作原理類似，這里不再介紹。

2.二進制同步加法計數(shù)器為提高計數(shù)速度，將計數(shù)脈沖送到每一個觸發(fā)器的C端，使各觸發(fā)器的狀態(tài)變化與計數(shù)脈沖同步，這種方式組成的計數(shù)器稱為同步計數(shù)器。（1）電路組成。由JK觸發(fā)器構(gòu)成的3位同步加法計數(shù)器如圖4.18所示。其中C=Q2Q1Q0是進位信號。（2）工作原理。計數(shù)器工作前應(yīng)清零，則有Q2Q1Q0=000。第一個CP脈沖輸入后，當(dāng)該脈沖的下降沿到來時，F(xiàn)F0翻轉(zhuǎn)，Q0由“0”變?yōu)椤?”，J1，J2均為“0”。這樣FF1，F(xiàn)F2保持不變，計數(shù)器的狀態(tài)為001。同時，J1=K1=Q0=1，J2=K2=Q1Q0=0。第二個CP脈沖輸入后，F(xiàn)F0又翻轉(zhuǎn)，Q0由“1”變?yōu)椤?”，F(xiàn)F1翻轉(zhuǎn)，Q1由“0”變?yōu)椤?”，F(xiàn)F2保持不變，計數(shù)器的狀態(tài)為010。同時，J1=K1=Q0=0，J2=K2=Q1Q0=0。第三個CP脈沖到來后，F(xiàn)F0由“0”變?yōu)椤?”，F(xiàn)F1，F(xiàn)F2保持不變，計數(shù)器的狀態(tài)為011。同時J1=K1=Q0=1，J2=K2=Q1Q0=1。第四個CP脈沖到來后，F(xiàn)F0，F(xiàn)F1，F(xiàn)F2均翻轉(zhuǎn)，計數(shù)器的狀態(tài)為100。按此規(guī)律，隨著計數(shù)脈沖CP的不斷輸入，計數(shù)器的狀態(tài)同圖4.16所示的狀態(tài)。圖4.183位二進制同步加法計數(shù)器

4.4.2十進制計數(shù)器二進制計數(shù)器雖然簡單，運算方便，但人們習(xí)慣的是十進制計數(shù)器。因此，需要將二進制計數(shù)器轉(zhuǎn)換成具有十進制計數(shù)功能的計數(shù)器。用4個JK觸發(fā)器可組成十進制加法計數(shù)器。計數(shù)器的狀態(tài)轉(zhuǎn)換和普通二進制計數(shù)器相同，表4.8為十進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表。CP是計數(shù)脈沖輸入，計數(shù)數(shù)碼由Q3Q2Q1Q0并行輸出，C是進位輸出端。計數(shù)器每個次態(tài)的4位二進制數(shù)代表一個十進制數(shù)。例如，次態(tài)為0101，代表十進制數(shù)5，表示計數(shù)器已輸入了5個計數(shù)脈沖；第六個計數(shù)脈沖輸入后，狀態(tài)轉(zhuǎn)變?yōu)?110，代表十進制數(shù)6；若計數(shù)器次態(tài)為1001時，代表十進制數(shù)9；第十個脈沖輸入后，狀態(tài)轉(zhuǎn)變?yōu)?000，同時產(chǎn)生一個進位輸出信號C=1，相當(dāng)于十進制數(shù)逢十進一。CPC10000000102000100100300100011040011010005010001010601010110070110011108011110000910001001010100100001表4.8十進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表

4.4.3集成計數(shù)器中規(guī)模集成計數(shù)器有二進制、十進制和任意進制計數(shù)器等多種類型，功能齊全，使用靈活。目前有TTL和CMOS兩大系列的各型產(chǎn)品供選擇，現(xiàn)舉例說明。

1.集成4位二進制同步加法計數(shù)器74LS161

就基本工作原理而言，集成4位二進制同步加法計數(shù)器與前面介紹的3位二進制同步加法計數(shù)器并無區(qū)別，只是為了使用和擴展功能方便，在制作集成電路時，增加了一些輔助功能，下面介紹比較典型的芯片74LS161。

（1）74LS161的引腳排列。74LS161的引腳排列、邏輯功能示意圖如圖4.19所示，其中CP是輸入計數(shù)脈沖，是清零端；是置數(shù)控制端；CTP和CTT是兩個計數(shù)器工作狀態(tài)控制端；D0～D3是并行輸入數(shù)據(jù)端；CO是進位信號輸出端；Q0～Q3是計數(shù)器狀態(tài)輸出端。圖4.19集成4位二進制同步加法計數(shù)器74LS161（a）引腳排列圖；（b）邏輯功能示意圖輸入輸出CTTCTPCP

D0D1D2D3

CO0××××××××00

0

0010××↑d0d1d2d3d0d1d2d3

1111↑××××計數(shù)

110×↑××××保持

11×0↑××××保持0

表4.9集成計數(shù)器74LS161的狀態(tài)表（2）74LS161的狀態(tài)表。表4.9是集成計數(shù)器74LS161的狀態(tài)表。（3）74LS161的功能。①=0時異步清零，此時，不管CP及其他輸入信號如何，；

②=1，=0時同步置數(shù)，此時，在CP上升沿作用下，并行輸入數(shù)據(jù)d0～d3進入計數(shù)器，使③==1且CPT=CPP=1時，按照4位自然二進制碼進行同步加法二進制計數(shù)；④==1且CPT·CPP=0時，計數(shù)器保持原來狀態(tài)不變。除上述異步二進制計數(shù)器外，還有同步二進制計數(shù)器，如74LS163，它必須在CP下降沿作用下=0時才能清零，其余邏輯功能、工作原理及外引線排列與74LS161沒有區(qū)別。

2.集成4位二進制異步加法計數(shù)器74LS197

（1）74LS197的引腳排列。74LS197的引腳排列、邏輯功能示意如圖4.20所示。其中CP0是觸發(fā)器FF0的時鐘輸入端，CP1是觸發(fā)器FF1的時鐘輸入端；是清零端；CT/是計數(shù)和置數(shù)控制端；CTP和CTT是兩個計數(shù)器工作狀態(tài)控制端；D0～D3

是并行輸入數(shù)據(jù)端；Q0～Q3是計數(shù)器狀態(tài)輸出端。圖4.20集成4位二進制同步加法計數(shù)器74LS19

（a）引腳排列圖；（b）邏輯功能示意圖（2）74LS197的狀態(tài)表。表4.10是集成計數(shù)器74LS197的狀態(tài)表。表4.10集成計數(shù)器74LS197的狀態(tài)表輸入輸出

CPD0D1D2D3

備注

0××××××00

0

0清零

10×d0d1d2d3d0d1d2d3置數(shù)

11↓××××計數(shù)CP0=CPCP1=Q0

（3）74LS197的工作原理。①=0時異步清零；②=1，=0時異步置數(shù)；③=1，=1時，異步加法計數(shù)。若將輸入時鐘脈沖CP加在CP0端、把Q0與CP1連接起來，則構(gòu)成4位二進制即十六進制異步加法計數(shù)器。若將CP加在CP1端，則構(gòu)成3位二進制即八進制計數(shù)器，F(xiàn)F0不工作。如果只將CP加在CP0端，CP1接0或1，則形成1位二進制即二進制計數(shù)器。3.集成4位二進制異步加法計數(shù)器74LS290

（1）74LS290的引腳排列。74LS290的引腳排列、邏輯功能示意如圖4.21所示。（2）74LS290的狀態(tài)表。表4.11是集成計數(shù)器74LS290的狀態(tài)表。（3）74LS290的工作原理。①R0A·R0B=1，S9A·S9B=0時計數(shù)器清零；②S9A·S9B=1時計數(shù)器置數(shù)為1001，即為“9”；③R0A·R0B=S9A·S9B=CP1=0，若將輸入時鐘脈沖CP加在CP0端則構(gòu)成1位二進制計數(shù)器；④R0A·R0B=S9A·S9B=CP0=0，若將輸入時鐘脈沖CP加在CP1端則構(gòu)成五進制計數(shù)器；⑤R0A·R0B=S9A·S9B=CP0=0，若將輸入時鐘脈沖CP加在CP0端，把Q0與CP1連接起來，則構(gòu)成8421碼十進制計數(shù)器。圖4.21集成4位二進制同步加法計數(shù)器74LS290（a）引腳排列圖；（b）邏輯功能示意圖輸入輸出R0A·R0BS9A·S9BCP0CP110×××1××00↓0000↓00↓Q00000（清零）1001（置9）二進制計數(shù)五進制計數(shù)8421碼十進制計數(shù)表4.11集成計數(shù)器74LS290的狀態(tài)表

圖4.22用反饋歸零法構(gòu)成的十二進制計數(shù)器和六進制計數(shù)器（a）十二進制；（b）六進制4.任意進制計數(shù)器集成計數(shù)器多為二進制、十進制，實際應(yīng)用中需要任意進制時，常采用反饋歸零法，即在計數(shù)過程中，用輸出反饋迫使計數(shù)器返回到0實現(xiàn)任意進制的計數(shù)。如圖4.22所示為用反饋歸零法構(gòu)成的十二進制計數(shù)器和六進制計數(shù)器。返回

4.5寄存器在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲功能的觸發(fā)器組合構(gòu)成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構(gòu)成。按照功能的不同，可將寄存器分為數(shù)碼寄存器和移位寄存器兩大類。數(shù)碼寄存器采用并行輸入數(shù)據(jù)、并行輸出數(shù)據(jù)。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移。數(shù)據(jù)常采用串行輸入、串行輸出，也可以有其他形式。4.5.1數(shù)碼寄存器1.數(shù)碼寄存器的電路組成如圖4.23所示的是采用4個D觸發(fā)器構(gòu)成的4位數(shù)碼寄存器，其中CP作為接收并行輸入數(shù)碼D0～D3的控制信號，Q0～Q3是數(shù)碼寄存器的并行輸出端。

圖4.23D觸發(fā)器構(gòu)成的數(shù)碼寄存器

2.數(shù)碼寄存器的工作原理

（1）輸入數(shù)據(jù)：無論寄存器中原來的內(nèi)容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0～D3，就立即被送入寄存器中。即：（2）保持：在CP上升沿以外的時間，寄存器內(nèi)容將保持不變。（3）輸出數(shù)據(jù)：當(dāng)CP1=1，各“與”門開啟，輸出數(shù)碼寄存器保持的數(shù)據(jù)到O3O2O1O0。

4.5.2移位寄存器移位寄存器也是一種常用的寄存器，它能夠?qū)崿F(xiàn)輸入數(shù)據(jù)的逐位向左或向右移動，通常分為單向移位寄存器（左或右移）和雙向移位寄存器（左和右移）兩種。1.單向移位寄存器的電路組成圖4.24所示的是由4個邊沿D觸發(fā)器組成的4位左移移位寄存器。圖4.244位左移單向移位寄存器

2.單向移位寄存器的工作原理從電路中可以看出：，，，，，，假設(shè)移位寄存器的初始狀態(tài)為0000，現(xiàn)從輸入端Di依次輸入信號1101，這樣可以得到真值表，如表4.12所示。從真值表中可以看出，在輸入端依次輸入1101，經(jīng)過4個時鐘脈沖信號作用后，=1101。單向右移移位寄存器與單向左移移位寄存器工作原理基本相同，如把單向右移移位寄存器與單向左移移位寄存器組合起來，加上相應(yīng)的左移和右移控制信號，就構(gòu)成了雙向移位寄存器。表4.12單向左移移位寄存器真值表輸入現(xiàn)態(tài)次態(tài)說明DiCP1↑1↑0↑1↑00001000110010100001001101011101輸入1101信號3.集成移位寄存器目前比較常見的集成移位寄存器有8位單向移位寄存器74164和4位雙向移位寄存器74LS194，下面分別介紹。（1）8位單向移位寄存器74164。①74164引腳排列、邏輯功能示意如圖4.25所示。其中，為數(shù)碼的串行輸入信號端，為清零端，Q0~Q7為數(shù)碼輸出端，為并行方式。②74164的工作原理。74164的工作原理可以用表4.13