微細(xì)加工與技術(shù)張慶中引論

微細(xì)加工與技術(shù)張慶中引論第一頁，共三十九頁，2022年，8月28日教材：《微電子制造科學(xué)原理與工程技術(shù)》，StephenA.Campbell，電子工業(yè)出版社主要參考書：《微細(xì)加工技術(shù)》，蔣欣榮，電子工業(yè)出版社VLSITechnology,S.M.Sze《半導(dǎo)體制造技術(shù)》，MichaelQuirk,JulianSerda，電子工業(yè)出版社第二頁，共三十九頁，2022年，8月28日第

1

章引論1.1主要內(nèi)容加工尺度：亞毫米~納米量級。加工單位：微米~原子或分子線度量級（10–8cm）。加工形式：分離加工、結(jié)合加工、變形加工。第三頁，共三十九頁，2022年，8月28日微細(xì)加工技術(shù)的涉及面極廣，具有

“大科學(xué)”

的性質(zhì)，其發(fā)展將依賴于基礎(chǔ)材料、器件物理、工藝原理、精密光學(xué)、電子光學(xué)、離子光學(xué)、化學(xué)、計算機(jī)技術(shù)、超凈和超純技術(shù)、真空技術(shù)、自動控制、精密機(jī)械、冶金化工等方面的成果。微細(xì)加工技術(shù)的應(yīng)用十分廣泛，主要應(yīng)用于集成電路以及微機(jī)電系統(tǒng)（MEMS）的制造。第四頁，共三十九頁，2022年，8月28日加工尺度：微米~納米。1.2微細(xì)加工技術(shù)在集成電路發(fā)展中的作用

一、集成電路發(fā)展簡史58年，鍺IC59年，硅IC61年，SSI（10

~100個元件/芯片），RTL62年，MOS

IC，TTL，ECL63年，CMOS

IC64年，線性IC

第五頁，共三十九頁，2022年，8月28日第六頁，共三十九頁，2022年，8月28日

65年，MSI（100

~3000個元件/芯片）69年，CCD70年，LSI（3000~10萬個元件/芯片），1KDRAM71年，8位MPU

IC，400472年，4KDRAM，I2LIC77年，VLSI（10萬~

300萬個元件/芯片），64KDRAM，16位MPU80年，256KDRAM，2

m84年，1MDRAM，1

m85年，32位MPU，M68020第七頁，共三十九頁，2022年，8月28日

86年，ULSI（300萬~10億個元件/芯片），4

MDRAM(8×106,91

mm2,0.8

m,150

mm)，于89

年開始商業(yè)化生產(chǎn)，95

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：g線（436

nm）步進(jìn)光刻機(jī)、1

:

10投影曝光、負(fù)性膠正性膠、各向異性干法腐蝕、LOCOS元件隔離技術(shù)、LDD結(jié)構(gòu)、淺結(jié)注入、薄柵絕緣層、多晶硅或難熔金屬硅化物、多層薄膜工藝等。88年，16

MDRAM（3×107,135

mm2,0.5

m,200

mm），于92

年開始商業(yè)化生產(chǎn)，97

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：i線（365

nm）步進(jìn)光刻機(jī)、選擇

CVD

工藝、多晶硅化物、難熔金屬硅化物多層布線、接觸埋入、化學(xué)機(jī)械拋光（CMP）工藝等。第八頁，共三十九頁，2022年，8月28日

91年，64

MDRAM（1.4×108,198

mm2,0.35

m,200

mm），于94

年開始商業(yè)化生產(chǎn)，99

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：i線步進(jìn)光刻機(jī)、相移掩模技術(shù)、低溫平面化工藝、全干法低損傷刻蝕、加大存儲電容工藝、增強(qiáng)型隔離、RTP/RTA工藝、高性能淺結(jié)、CMP工藝、生產(chǎn)現(xiàn)場粒子監(jiān)控工藝等。92年，256

MDRAM（5.6×108,400

mm2,0.25

m,200

mm），于98

年開始商業(yè)化生產(chǎn)，2002

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：準(zhǔn)分子激光（248

nm）步進(jìn)光刻機(jī)、相移掩模技術(shù)、無機(jī)真空兼容全干法光刻膠、<0.1

m淺結(jié)、低溫工藝和全平坦化工藝、CVDAl、Cu金屬工藝、生產(chǎn)全面自動化等。第九頁，共三十九頁，2022年，8月28日

95年，GSI（>10億個元件/芯片），1

GDRAM（2.2×109,700

mm2,0.18

m,200

mm），2000

年開始商業(yè)化生產(chǎn)，2004

年達(dá)到生產(chǎn)頂峰。主要工藝技術(shù)：X射線光刻機(jī)、超淺結(jié)（0.05

m

）、高介電常數(shù)鐵電介質(zhì)工藝、SiC異質(zhì)結(jié)工藝、現(xiàn)場真空連接工藝、實時控制工藝的全面自動化等。

97年，4

GDRAM（8.8×109,986

mm2,0.13

m,300

mm），2003

年進(jìn)入商業(yè)化生產(chǎn)。02年，2

G、0.13

m，（商業(yè)化生產(chǎn)）04年，4

G、0.09

m，（商業(yè)化生產(chǎn)）06年，8

G、0.056

m，（商業(yè)化生產(chǎn)）第十頁，共三十九頁，2022年，8月28日第十一頁，共三十九頁，2022年，8月28日

二、集成電路的發(fā)展規(guī)律集成電路工業(yè)發(fā)展的一個重要規(guī)律即所謂

摩爾定律。Intel

公司的創(chuàng)始人之一戈登·摩爾先生在

1965

年

4月19日發(fā)表于《電子學(xué)雜志》上的文章中提出，集成電路的能力將每年翻一番。1975

年，他對此提法做了修正，稱集成電路的能力將每兩年翻一番。摩爾定律最近的表述：在價格不變的情況下，集成電路芯片上的晶體管數(shù)量每

18

個月翻一番，即每

3

年乘以

4。

第十二頁，共三十九頁，2022年，8月28日第十三頁，共三十九頁，2022年，8月28日

集成電路工業(yè)發(fā)展的另一些規(guī)律

建立一個芯片廠的造價也是每

3

年乘以

4；線條寬度每

6

年下降一半；芯片上每個器件的價格每年下降30%~40%；晶片直徑的變化：60年：0.5

英寸，65年：1

英寸，70年：2

英寸，75年：3

英寸，80年：4

英寸，90年：6

英寸，95年：8

英寸（200

mm），2000年：12

英寸（300

mm）。第十四頁，共三十九頁，2022年，8月28日美國1997~2012

年半導(dǎo)體技術(shù)發(fā)展規(guī)劃1997199920012003200620092012比特/芯片256M1

G4

G16

G64

G256

G特征尺寸（μm）0.250.180.150.130.10.070.05晶片直徑（mm）200300300300300450450

三、集成電路的發(fā)展展望目標(biāo)：集成度、可靠性、速度、功耗、成本努力方向：線寬、晶片直徑、設(shè)計技術(shù)

第十五頁，共三十九頁，2022年，8月28日

可以看出，專家們認(rèn)為，在未來一段時期內(nèi)，IC

的發(fā)展仍將遵循摩爾定律，即集成度每

3

年乘以

4，而線寬則是每

6年下降一半。

硅技術(shù)過去一直是，而且在未來的一段時期內(nèi)也還將是微電子技術(shù)的主體。目前硅器件與集成電路占了

2000多億美元的半導(dǎo)體市場的95%

以上。

大規(guī)模集成電路發(fā)展的幾個趨勢:1、單片系統(tǒng)集成（SOC）2、整硅片集成（WSI）3、半定制電路的設(shè)計方法4、微機(jī)電系統(tǒng)（MEMS）5、真空微電子技術(shù)第十六頁，共三十九頁，2022年，8月28日

四、集成電路發(fā)展面臨的問題

1、基本限制如熱力學(xué)限制。由于熱擾動的影響，數(shù)字邏輯系統(tǒng)的開關(guān)能量至少應(yīng)滿足

ES>4kT=1.65×10

-20J。當(dāng)溝道長度為

0.1

m

時，開關(guān)能量約為

5×10

-18

J。在亞微米范圍，從熱力學(xué)的角度暫時不會遇到麻煩。又如加工尺度限制，顯然原子尺寸是最小可加工單位，現(xiàn)在的最小加工單位通常大于這個數(shù)值。

2、器件與工藝限制

3、材料限制硅材料較低的遷移率將是影響IC

發(fā)展的一個重要障礙。

4、其他限制包括電路限制、測試限制、互連限制、管腳數(shù)量限制、散熱限制、內(nèi)部寄生耦合限制等。第十七頁，共三十九頁，2022年，8月28日

1.3集成電路制造的基本工藝流程

器件設(shè)計芯片制造封裝測試電路設(shè)計材料制備第十八頁，共三十九頁，2022年，8月28日CrystalGrowthSlicingGraphiteHeaterSiMeltSiCrystalPolishingWaferingHighTemp.AnnealingFurnaceAnnealedWaferDefectFreeSurfacebyAnnealing(SurfaceImprovement）SurfaceDefectMapPolishedWafer第十九頁，共三十九頁，2022年，8月28日第二十頁，共三十九頁，2022年，8月28日88die200-mmwafer232die300-mmwafer第二十一頁，共三十九頁，2022年，8月28日

橫向加工：圖形的產(chǎn)生與轉(zhuǎn)移（又稱為光刻，包括曝光、顯影、刻蝕等）

縱向加工：摻雜（擴(kuò)散、離子注入）、薄膜制備（熱氧化、蒸發(fā)、濺射、CVD等）芯片制造第二十二頁，共三十九頁，2022年，8月28日第二十三頁，共三十九頁，2022年，8月28日涂光刻膠（正）選擇曝光熱氧化SiO2一、PN

結(jié)的制造工藝流程N第二十四頁，共三十九頁，2022年，8月28日去膠摻雜顯影（第

1

次圖形轉(zhuǎn)移）刻蝕（第

2

次圖形轉(zhuǎn)移）NP第二十五頁，共三十九頁，2022年，8月28日鍍鋁膜光刻鋁電極CVD

淀積

SiO2膜光刻接觸孔第二十六頁，共三十九頁，2022年，8月28日二、典型的雙極型集成電路工藝流程襯底制備熱氧化隱埋層光刻隱埋層擴(kuò)散外延淀積熱氧化隔離光刻隔離擴(kuò)散熱氧化基區(qū)光刻基區(qū)擴(kuò)散再分布及氧化發(fā)射區(qū)光刻（背面摻金）發(fā)射區(qū)擴(kuò)散氧化接觸孔光刻鋁淀積反刻鋁鋁合金淀積鈍化層壓焊區(qū)光刻中測第二十七頁，共三十九頁，2022年，8月28日

襯底制備、熱氧化、第

1

次光刻、隱埋層擴(kuò)散

雜質(zhì)選擇原則：雜質(zhì)固溶度大，以使集電極串聯(lián)電阻降低；高溫時在硅中的擴(kuò)散系數(shù)要小，以減小外延時埋層雜質(zhì)上推到外延層的距離；與硅襯底的晶格匹配好，以減小應(yīng)力。最理想的隱埋層雜質(zhì)為

As。第二十八頁，共三十九頁，2022年，8月28日

對于模擬電路，可選外延層電阻率epi

=

0.5~5.cm，厚度Tepi=

7~17

m。

外延層淀積、熱氧化對于數(shù)字電路，可選外延層電阻率epi

=

0.2

.cm，厚度Tepi

=

3~7

m；第二十九頁，共三十九頁，2022年，8月28日

第

2

次光刻、

隔離擴(kuò)散在硅襯底上形成孤立的外延層島，實現(xiàn)各元件間的電絕緣。第三十頁，共三十九頁，2022年，8月28日

熱氧化、第

3

次光刻、基區(qū)擴(kuò)散形成

NPN

管的基區(qū)及擴(kuò)散電阻。

第三十一頁，共三十九頁，2022年，8月28日熱氧化、第

4

次光刻、

發(fā)射區(qū)擴(kuò)散包括集電極接觸孔光刻與

N+

擴(kuò)散，以減小接觸電阻。

第三十二頁，共三十九頁，2022年，8月28日氧化、第

5

次光刻（接觸孔光刻）第三十三頁，共三十九頁