微電子學概論復習題及答案詳細版

微電子學概論復習題及答案（詳細版）第一章緒論.畫出集成電路設計與制造的主要流程框架。.集成電路分類情況如何？雙極型PMOSMOS型單片集成電NMOS路CMOS按結構分類BiMOSBiMOS型BiCMOS厚膜混合集成電路混合集成電路薄膜混合集成電路SSIMSI集成電路LSI按規(guī)模分類VLSIULSIGSI組合邏輯電路數(shù)字電路時序邏輯電路線性電路按功能分類模擬電路非線性電路數(shù)字模擬混合電路按應用領域分類第二章集成電路設計1.層次化、結構化設計概念，集成電路設計域和設計層次分層分級設計和模塊化設計.將一個復雜的集成電路系統(tǒng)的設計問題分解為復雜性較低的設計級別，這個級別可以再分解到復雜性更低的設計級別；這樣的分解一直繼續(xù)到使最終的設計級別的復雜性足夠低，也就是說，能相當容易地由這一級設計出的單元逐級組織起復雜的系統(tǒng)。從層次和域表示分層分級設計思想域：行為域：集成電路的功能結構域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實現(xiàn)層次：系統(tǒng)級、算法級、寄存器傳輸級（也稱RTL級）、邏輯級與電路級2.什么是集成電路設計？根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結構、工藝方案和設計規(guī)則的情況下，盡量減小芯片面積，降低設計成本，縮短設計周期，以保證全局優(yōu)化，設計出滿足要求的集成電路。.集成電路設計流程，三個設計步驟系統(tǒng)功能設計邏輯和電路設計版圖設計.模擬電路和數(shù)字電路設計各自的特點和流程A.數(shù)字電路：RTL級描述邏輯綜合(Synopy,Ambit)邏輯網(wǎng)表邏輯模擬與驗證，時序分析和優(yōu)化難以綜合的：人工設計后進行原理圖輸入，再進行邏輯模擬電路實現(xiàn)(包括滿足電路性能要求的電路結構和元件參數(shù))：調(diào)用單元庫完成；沒有單元庫支持：對各單元進行電路設計，通過電路模擬與分析，預測電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結果反復修改器件參數(shù)，直到獲得滿意的結果。由此可形成用戶自己的單元庫；單元庫：一組單元電路的集合；經(jīng)過優(yōu)化設計、并通過設計規(guī)則檢查和反復工藝驗證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達到最大的成品率。單元庫由廠家(Foundary)提供，也可由用戶自行建立B.模擬電路：尚無良好的綜合軟件RTL級仿真通過后，根據(jù)設計經(jīng)驗進行電路設計原理圖輸入電路模擬與驗證模擬單元庫邏輯和電路設計的輸出：網(wǎng)表(元件及其連接關系)或邏輯圖、電路圖。軟件支持：原理圖軟件、邏輯綜合、邏輯模擬、電路模擬、時序分析等軟件(EDA軟RTL設計描述輸入Verilog/VHDL仿真器邏輯仿真器NoRTL仿真驗證正確？Ye標準單元庫RTL邏輯綜合時序、面積、功耗等約束條件邏輯綜合器軟件邏輯模擬、時序分析及優(yōu)化No滿足要求？Ye電路網(wǎng)表輸出件系統(tǒng)中已集成)。.版圖驗證和檢查包括哪些內(nèi)容？如何實現(xiàn)？DRC(DeignRuleCheck):幾何設計規(guī)則檢查；對IC的版圖做幾何空間檢查，保證能在特定的工藝條件下實現(xiàn)所設計的電路，并保證一定的成品率；ERC(ElectricalRuleCheck):電學規(guī)則檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性；LVS(LoyoutveruSchematic):網(wǎng)表一致性檢查；將版圖提出的網(wǎng)表和原理圖的網(wǎng)表進行比較，檢查電路連接關系是否正確，MOS晶體管的長/寬尺寸是否匹配，電阻/電容值是否正確等;LPE(LayoutParameterE某traction):版圖寄生參數(shù)提取;從版圖中提取晶體管的尺寸、結點的寄生電容、連線的寄生電阻等參數(shù)，并產(chǎn)生SPICE格式的網(wǎng)表，用于后仿真驗證；POSTSIM：后仿真，檢查版圖寄生參數(shù)對設計的影響；提取實際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進行開關級邏輯模擬或電路模擬，以驗證設計出的電路功能的正確性和時序性能等，并產(chǎn)生測試向量。6.版圖設計規(guī)則概念，為什么需要指定版圖設計規(guī)則，版圖設計規(guī)則主要內(nèi)容以及表示方法。什么是設計規(guī)則？考慮器件在正常工作的條件下，根據(jù)實際工藝水平（包括光刻特性、刻蝕能力、對準容差等）和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應的出現(xiàn)。芯片上每個器件以及互連線都占有有限的面積。它們的幾何圖形由電路設計者來確定。（從圖形如何精確地光刻到芯片上出發(fā)，可以確定一些對幾何圖形的最小尺寸限制規(guī)則，這些規(guī)則被稱為設計規(guī)則）制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準偏差可能帶來的問題，盡可能地提高電路制備的成品率內(nèi)容：DeignRule通常包括相同層和不同層之間的下列規(guī)定：最小線寬MinimumWidth最小間距MinimumSpacing最小延伸MinimumE某tenion最小包圍MinimumEncloure最小覆蓋MinimumOverlay表示方法：以人為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為人的倍數(shù)，人與工藝線所具有的工藝分辨率有關，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準偏差，一般等于柵長度的一半。以微米為單位：每個尺寸之間沒有必然的比例關系，提高每一尺寸的合理度；簡化度不高舉例：見書P1377.集成電路設計方法分類全定制、半定制、PLD8.標準單元/門陣列的概念，優(yōu)點/缺點，設計流程門陣列：（設計流程）概念：形狀和尺寸完全相同的單元排列成陣列，每個單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預先完成接觸孔和連線以外的芯片加工步驟，形成母片根據(jù)不同的應用，設計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能采用母片半定制技術門陣列方法的設計特點：設計周期短，設計成本低，適合設計適當規(guī)模、中等性能、要求設計時間短、數(shù)量相對較少的電路不足：設計靈活性較低；門利用率低；芯片面積浪費;速度較低；功耗較大。標準單元：（設計流程）一種庫單元設計方法，屬基于單元的布圖方法需要全套掩膜版：定制方法概念：從標準單元庫中調(diào)用事先經(jīng)過精心設計的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結構，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。SC方法特點：需要全套掩膜版，屬于定制設計方法門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距標準單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大較高的芯片利用率和連線布通率依賴于標準單元庫，SC庫建立需較長的周期和較高的成本，尤其工藝更新時適用于中批量或者小批量但是性能要求較高的芯片設計9.PLD設計方法的特點，F(xiàn)PGA/CPLD的概念概念：用戶通過生產(chǎn)商提供的通用器件自行進行現(xiàn)場編程和制造，或者通過對與或矩陣進行掩膜編程，得到所需的專用集成電路編程方式:現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的PLD器件實現(xiàn)編程，不需要微電子工藝，利用相應的開發(fā)工具就可完成設計，有些PLD可多次擦除，易于系統(tǒng)和電路設計。掩膜編程：通過設計掩膜版圖來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結構，設計及驗證比較容易實現(xiàn)。PLD和FPGA設計方法的特點現(xiàn)場編程：功能、邏輯設計網(wǎng)表編程文件PLD器件硬件編程器編程軟件掩膜編程：PLA版圖自動生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖設計周期短，設計效率高，有些可多次擦除，適合新產(chǎn)品開發(fā)FPGA與CPLD的區(qū)別：1、CPLDFPGA內(nèi)部結構Product—termLook—upTable程序存儲內(nèi)部EEPROMSRAM,外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源一EAB,鎖相環(huán)保密性可加密一般不能保密2、FPGA采用SRAM進行功能配置，可重復編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM,將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術，可重復編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。3、FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復雜的組合電路則需要幾個CLB結合起來實現(xiàn)。CPLD的與或陣列結構，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。4、FPGA為細粒度結構，CPLD為粗粒度結構。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。5、FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結構利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結構消除了分段式互連結構在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。.試述門陣列和標準單元設計方法的概念和它們之間的異同點。門陣列設計方法：半定制標準單元設計方法：定制.標準單元庫中的單元的主要描述形式有哪些？分別在IC設計的什么階段應用？標準單元庫：標準單元庫中的單元是用人工優(yōu)化設計的，力求達到最小的面積和最好的性能，完成設計規(guī)則檢查和電學驗證描述電路單元在不同層級的屬性的一組數(shù)據(jù)邏輯符號（L）：單元名稱與符號、I/O端：用于邏輯圖功能描述電路結構、電學指標拓撲版圖（O）：拓撲單元名、單元寬度高度、I/O位置及名稱掩膜版圖（A）不同設計階段調(diào)用不同描述.集成電路的可測性設計是指什么？什么是可測性設計？在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求