第二章微電子材料與器件

第二章微電子材料與器件第一頁，共六十六頁，2022年，8月28日

半導(dǎo)體物理基礎(chǔ)集成電路基礎(chǔ)微電子材料第二頁，共六十六頁，2022年，8月28日2.1

半導(dǎo)體物理基礎(chǔ)2.1.1半導(dǎo)體性質(zhì)電導(dǎo)率介于金屬和絕緣體之間的材料稱為半導(dǎo)體。純凈半導(dǎo)體的電導(dǎo)率隨溫度升高而指數(shù)增加雜質(zhì)的種類和數(shù)量決定著半導(dǎo)體的電導(dǎo)率可以實現(xiàn)非均勻摻雜半導(dǎo)體的電導(dǎo)率受光輻照和高能電子等的影響第三頁，共六十六頁，2022年，8月28日硅(Si)、鍺(Ge)原子結(jié)構(gòu)及簡化模型：+14284+3228418+4價電子慣性核第四頁，共六十六頁，2022年，8月28日

完全純凈的半導(dǎo)體稱為本征半導(dǎo)體。它們是制造半導(dǎo)體器件的基本材料。+4+4+4+4+4+4+4+4

硅和鍺共價鍵結(jié)構(gòu)示意圖：共價鍵本征半導(dǎo)體第五頁，共六十六頁，2022年，8月28日當T升高或光線照射時產(chǎn)生自由電子空穴對。

共價鍵具有很強的結(jié)合力。當T=0K（無外界影響）時，共價鍵中無自由移動的電子。這種現(xiàn)象稱本征激發(fā)。

本征激發(fā)第六頁，共六十六頁，2022年，8月28日

當原子中的價電子激發(fā)為自由電子時，原子中留下空位，同時原子因失去價電子而帶正電。

當鄰近原子中的價電子不斷填補這些空位時形成一種運動，該運動可等效地看作是空穴的運動。注意：空穴運動方向與價電子填補方向相反。自由電子—帶負電半導(dǎo)體中有兩種導(dǎo)電的載流子

空穴的運動空穴—帶正電第七頁，共六十六頁，2022年，8月28日溫度一定時：

激發(fā)與復(fù)合在某一熱平衡值上達到動態(tài)平衡。

熱平衡載流子濃度熱平衡載流子濃度：本征半導(dǎo)體中本征激發(fā)——產(chǎn)生自由電子空穴對。電子和空穴相遇釋放能量——復(fù)合。T導(dǎo)電能力ni或光照熱敏特性光敏特性第八頁，共六十六頁，2022年，8月28日

N型半導(dǎo)體：雜質(zhì)半導(dǎo)體+4+4+5+4+4簡化模型：N型半導(dǎo)體多子——自由電子少子——空穴自由電子本征半導(dǎo)體中摻入少量五價元素構(gòu)成。第九頁，共六十六頁，2022年，8月28日P型半導(dǎo)體+4+4+3+4+4簡化模型：P型半導(dǎo)體少子——自由電子多子——空穴空穴本征半導(dǎo)體中摻入少量三價元素構(gòu)成。第十頁，共六十六頁，2022年，8月28日2.1.2半導(dǎo)體能帶結(jié)構(gòu)電子共有化量子態(tài)能級電子填充能帶模型當原子組合成晶體后，電子的量子態(tài)將發(fā)生質(zhì)的變化，它不再是固定于個別原子上運動，而是穿行于整個晶體中，電子運動的這種變化稱為“共有化”。第十一頁，共六十六頁，2022年，8月28日施主能級受主能級第十二頁，共六十六頁，2022年，8月28日2.1.3半導(dǎo)體材料分類元素半導(dǎo)體：Si、Ge、P、C化合物半導(dǎo)體：GaAs、GaP、GaN固溶體半導(dǎo)體：Si-Ge、Ga1-xAlxAs、HgxCd1-xTe超晶格半導(dǎo)體：GaAs/AlGaAs組分型、摻雜型、應(yīng)變型第十三頁，共六十六頁，2022年，8月28日2.2.1p-n結(jié)的形成2.2集成電路基礎(chǔ)由于N型半導(dǎo)體中有富裕的自由電子，而P型半導(dǎo)體中有富裕的自由的空穴，所以當P型和N型半導(dǎo)體接觸時，P型半導(dǎo)體中的空穴就會向N型中擴散，而N型半導(dǎo)體中的電子向P型中擴散，結(jié)果是P型端帶負電，而N型端帶正電。因而會形成內(nèi)建電場，內(nèi)建電場的方向從N型端指向P型端，從而又阻止電子和空穴的擴散。最后，依靠電子和空穴濃度梯度的擴散和內(nèi)建電場的電作用達到平衡，在接觸面附近形成一個耗盡層，即p-n結(jié)。第十四頁，共六十六頁，2022年，8月28日

利用摻雜工藝，把P型半導(dǎo)體和N型半導(dǎo)體在原子級上緊密結(jié)合，P區(qū)與N區(qū)的交界面就形成了PN結(jié)。

摻雜N型P型PN結(jié)p-n結(jié)的形成第十五頁，共六十六頁，2022年，8月28日半導(dǎo)體PN結(jié)能帶圖第十六頁，共六十六頁，2022年，8月28日半導(dǎo)體PN結(jié)能帶圖第十七頁，共六十六頁，2022年，8月28日2.2.2雙極型晶體管由兩個相距很近的PN結(jié)組成又稱三極管第十八頁，共六十六頁，2022年，8月28日NPN晶體管的偏置情況在正常使用條件下，晶體管發(fā)射結(jié)加正向小電壓，稱為正向偏置；收集結(jié)加反向大電壓，稱為反向偏置。具有放大信號的功能。第十九頁，共六十六頁，2022年，8月28日2.2.3場效應(yīng)晶體管（FET）場效應(yīng)晶體管分類第二十頁，共六十六頁，2022年，8月28日S－源極；G－柵極；D－漏極MOS場效應(yīng)晶體管的結(jié)構(gòu)N溝MOSFET，電位低的一端為源，電位高的為漏；P溝MOSFET，電位高的一端為源，電位低的為漏；MOS場效應(yīng)晶體管第二十一頁，共六十六頁，2022年，8月28日結(jié)型場效應(yīng)管金屬半導(dǎo)體場效應(yīng)管NN第二十二頁，共六十六頁，2022年，8月28日2.2.4集成電路發(fā)展簡史

58年，鍺IC59年，硅IC61年，SSI（10~100個元件/芯片）

62年，MOSIC63年，CMOSIC64年，線性IC第二十三頁，共六十六頁，2022年，8月28日65年，MSI（100~1000個元件/芯片）

69年，CCD

70年，LSI（1000~10萬個元件/芯片），1KDRAM71年，8位MPUIC，400472年，4KDRAM，I2LIC

77年，VLSI（10萬~1000萬個元件/芯片），64KDRAM，

16位MPU80年，256KDRAM，2

m84年，1MDRAM，1

m85年，32位MPU，M68020第二十四頁，共六十六頁，2022年，8月28日

86年，ULSI（1000萬~10億個元件/芯片），

4MDRAM(8×106,91mm2,0.8

m,150mm)，于89年開始商業(yè)化生產(chǎn)，95年達到生產(chǎn)頂峰。88年，16MDRAM（3×107,135mm2,0.5

m,200mm），于92年開始商業(yè)化生產(chǎn)，97年達到生產(chǎn)頂峰。

91年，64MDRAM（1.4×108,198mm2,0.35

m,200mm），于94年開始商業(yè)化生產(chǎn)，99年達到生產(chǎn)頂峰。92年，256MDRAM（5.6×108,400

mm2,0.25

m,200mm），于98年開始商業(yè)化生產(chǎn)，2002年達到生產(chǎn)頂峰。第二十五頁，共六十六頁，2022年，8月28日

95年，GSI（>10億個元件/芯片），

1GDRAM（2.2×109,700mm2,0.18

m,200mm），

2000年開始商業(yè)化生產(chǎn)，2004年達到生產(chǎn)頂峰。97年，4

GDRAM（8.8×109,986mm2,0.13

m,300mm），

2003年進入商業(yè)化生產(chǎn)。第二十六頁，共六十六頁，2022年，8月28日

人的大腦：約有140億個腦細胞，每個腦細胞可完成“異或”或“或非”功能，長度約為150

m

，消耗的能量約為

0.2

pJ。

比一比！

大規(guī)模集成技術(shù)：可在14

cm2的面積上制作出

140

億個具有同樣功能的器件，每個器件的長度約為

15

m

，消耗的能量約為

0.005

pJ，工作壽命可達10億小時以上。第二十七頁，共六十六頁，2022年，8月28日集成電路工業(yè)發(fā)展的第一定律即所謂

摩爾定律。

Intel公司的創(chuàng)始人之一戈登·摩爾先生在1965年4月19日發(fā)表于《電子學(xué)雜志》上的文章中提出，集成電路的能力將每年翻一番。1975年，他對此提法做了修正，稱集成電路的能力將每兩年翻一番。摩爾定律現(xiàn)在的表達是：在價格不變的情況下，集成電路芯片上的晶體管數(shù)量每18

個月翻一番，即每3

年乘以

4。

2.2.5集成電路的發(fā)展規(guī)律第二十八頁，共六十六頁，2022年，8月28日

集成電路工業(yè)發(fā)展的另一些規(guī)律為

建立一個芯片廠的造價也是每3

年乘以

4；線條寬度每6

年下降一半；芯片上每個器件的價格每年下降30%~40%；晶片直徑的變化：

60年：0.5

英寸，65年：1

英寸，

70年：2

英寸，75年：3

英寸，80年：4

英寸，

90年：6

英寸，95年：8

英寸（200mm），

2000年：12

英寸（300mm）。第二十九頁，共六十六頁，2022年，8月28日2.2.6集成電路分類按集成電路功能：數(shù)字集成電路和模擬集成電路按結(jié)構(gòu)形式分類：半導(dǎo)體集成電路、膜集成電路和混合集成電路按有源器件類型和工藝：雙極型集成電路和MOS

集成電路按規(guī)模大小分類：小規(guī)模、中規(guī)模、大規(guī)模、超大規(guī)模、甚大規(guī)模、巨大規(guī)模。指在一塊玻璃或陶瓷基片上，用膜形成技術(shù)和光刻技術(shù)等形成的多層金屬和金屬氧化物膜構(gòu)成電路中全部元器件及其互聯(lián)而實現(xiàn)某種電路功能的集成電路。第三十頁，共六十六頁，2022年，8月28日

集成電路的發(fā)展展望目標：集成度、可靠性、速度、功耗、成本努力方向：線寬、晶片直徑、設(shè)計技術(shù)

199219951998200120042007

比特/

芯片16

M64

M256

M1

G4

G16

G特征尺寸（μm）0.50.350.250.180.120.07晶片直徑（mm）200200200~400200~400200~400200~400美國1992~2007年半導(dǎo)體技術(shù)發(fā)展規(guī)劃第三十一頁，共六十六頁，2022年，8月28日美國1997~2012年半導(dǎo)體技術(shù)發(fā)展規(guī)劃1997199920012003200620092012

比特/

芯片256M1

G4

G16

G64

G256

G特征尺寸（μm）0.250.180.150.130.10.070.05晶片直徑（mm）200300300300300450450第三十二頁，共六十六頁，2022年，8月28日我國國防科工委對世界硅微電子技術(shù)發(fā)展的預(yù)測200020102020

集成度1

G64

G256

G

特征尺寸（μm）0.180.10~0.070.05~0.01

晶片直徑（mm）300400450第三十三頁，共六十六頁，2022年，8月28日

可以看出，專家們認為，至少在未來10

年內(nèi)，IC的發(fā)展仍將遵循摩爾定律，即集成度每3

年乘以4，而線寬則是每6年下降一半。

硅技術(shù)過去一直是，而且在未來的一段時期內(nèi)也還將是微電子技術(shù)的主體。目前硅器件與集成電路占了2000多億美元的半導(dǎo)體市場的95%以上。

硅微電子技術(shù)發(fā)展的幾個趨勢

1、單片系統(tǒng)集成（SOC）

2、整硅片集成（WSI）

3、半定制電路的設(shè)計方法

4、微電子機械系統(tǒng)（MEMS）

5、真空微電子技術(shù)第三十四頁，共六十六頁，2022年，8月28日

硅技術(shù)以外的半導(dǎo)體微電子技術(shù)發(fā)展方向

1、GaAs技術(shù)電子漂移速度快（硅的5.

7倍），抗輻射能力強，因此在武器系統(tǒng)中有重要作用。

2、GeSi/Si異質(zhì)結(jié)技術(shù)與目前已極為成熟的硅工藝有很好的兼容性，但可制成比硅器件與集成電路頻率更高，性能更好的器件與集成電路，被譽為第二代硅技術(shù)。

3、寬禁帶材料及器件技術(shù)主要有SiC與GaN材料，主要優(yōu)點是工作溫度可高達300攝氏度以上，因此在軍用系統(tǒng)中有重要的應(yīng)用價值。第三十五頁，共六十六頁，2022年，8月28日2.2.8集成電路發(fā)展面臨的問題

1、基本限制如熱力學(xué)限制。由于熱擾動的影響，對數(shù)字邏輯系統(tǒng)，開關(guān)能量至少應(yīng)滿足

ES>4kT=1.65×10-20J。當溝道長度為0.1

m時，開關(guān)能量約為5×10-18J。在亞微米范圍，從熱力學(xué)的角度暫時不會遇到麻煩。又如加工尺度限制，顯然原子尺寸是最小可加工單位，但現(xiàn)在的最小加工單位遠遠大于這個數(shù)值。

2、器件與工藝限制

3、材料限制硅材料較低的遷移率將是影響IC發(fā)展的一個重要障礙。

4、其他限制包括電路限制、測試限制、互連限制、管腳數(shù)量限制、散熱限制、內(nèi)部寄生耦合限制等。第三十六頁，共六十六頁，2022年，8月28日2.2.9集成電路基本工藝技術(shù)器件設(shè)計芯片制造封裝電路設(shè)計材料制備第三十七頁，共六十六頁，2022年，8月28日CrystalGrowthSlicingGraphiteHeaterSiMeltSiCrystalPolishingWaferingHighTemp.AnnealingFurnaceAnnealedWaferDefectFreeSurfacebyAnnealing(SurfaceImprovement）SurfaceDefectMapPolishedWafer第三十八頁，共六十六頁，2022年，8月28日

橫向加工：圖形的產(chǎn)生與轉(zhuǎn)移（又稱為光刻，包括曝光、顯影、刻蝕等）。

縱向加工：摻雜（擴散、離子注入、中子嬗變等），薄膜制備（蒸發(fā)、濺射、熱氧化、CVD等）。在大規(guī)模集成電路制造過程中，光刻是最復(fù)雜、最昂貴和最關(guān)鍵的技術(shù)。光刻的成本占了總制造成本的1/3

以上。在集成電路制造技術(shù)的發(fā)展過程中，光刻技術(shù)的貢獻約占2/3。芯片制造第三十九頁，共六十六頁，2022年，8月28日涂光刻膠（正）選擇曝光熱氧化SiO2工藝流程舉例（PN結(jié)的制造）第四十頁，共六十六頁，2022年，8月28日去膠摻雜顯影（第

1

次圖形轉(zhuǎn)移）刻蝕（第

2

次圖形轉(zhuǎn)移）NP第四十一頁，共六十六頁，2022年，8月28日蒸發(fā)鍍Al膜光刻Al電極CVD淀積SiO2膜光刻引線孔第四十二頁，共六十六頁，2022年，8月28日SGDN溝道硅柵MOSFET剖面圖PNN第四十三頁，共六十六頁，2022年，8月28日CMOS結(jié)構(gòu)剖面圖第四十四頁，共六十六頁，2022年，8月28日2.3微電子材料襯底材料柵結(jié)構(gòu)材料互連材料鈍化層材料封裝材料第四十五頁，共六十六頁，2022年，8月28日硅基微電子學(xué)中的材料系統(tǒng)第四十六頁，共六十六頁，2022年，8月28日2.3.1襯底材料

鍺（Ge）是最早用于集成電路的襯底材料。Ge的優(yōu)點：載流子遷移率比硅高；在相同條件下，具有較高的工作頻率、較低的飽和壓降、較高的開關(guān)速度和較好的低溫性能。Ge的缺點：最高工作溫度只有85℃，Ge器件熱穩(wěn)定性不如硅；

Ge無法形成優(yōu)質(zhì)的氧化膜；

Ge中施主雜質(zhì)的擴散遠比受主雜質(zhì)快，工藝制作自由度小。Ge禁帶寬度0.72eVSi禁帶寬度1.1eV第四十七頁，共六十六頁，2022年，8月28日水平布里奇曼法示意圖用途：Ge、GaAs、GeSe、GeTe、ZnS等單晶制備第四十八頁，共六十六頁，2022年，8月28日硅（Si）是今后相當長時間內(nèi)集成電路的襯底材料。硅的優(yōu)點：

Si器件的最高工作溫度可達200℃

；高溫下可氧化生成二氧化硅薄膜；受主和施主雜質(zhì)擴散系數(shù)幾乎相同；

Si在地殼中的儲量非常豐富，Si原料是半導(dǎo)體原料中最便宜的。硅材料發(fā)展趨勢：晶片直徑越來越大缺陷密度越來越小表面平整度越來越好第四十九頁，共六十六頁，2022年，8月28日單晶硅的制備過程石英砂粗硅（工業(yè)硅）高純多晶硅單晶硅純度95～99％純度99.9999999％直拉法優(yōu)點：不受容器限制，克服應(yīng)力導(dǎo)致晶體缺陷的缺點；籽晶旋轉(zhuǎn)，克服熔體溫度不均勻性引起的非均勻凝固。用途：Si、Ge、GaAs單晶制備?？膳可a(chǎn)300mm硅單晶，350mm的硅單晶制備也已成熟。第五十頁，共六十六頁，2022年，8月28日區(qū)熔法優(yōu)點：制備過程中熔體不與任何器物接觸；熔區(qū)體積很小，不需要保溫隔熱系統(tǒng)。雜質(zhì)對晶體的玷污很小。用途：Si、GaAs單晶制備。第五十一頁，共六十六頁，2022年，8月28日絕緣層上硅SOI（silicononinsulator,SOI）是一種新型的硅芯片材料。SOI結(jié)構(gòu)：

絕緣層/硅硅/絕緣層/硅優(yōu)點：減少了寄生電容，提高了運行速度（提高20～35％）具有更低的功耗（降低35～70％）消除了閂鎖效應(yīng)抑制了襯底的脈沖電流干擾與現(xiàn)有硅工藝兼容，減少了13～20％工序第五十二頁，共六十六頁，2022年，8月28日絕緣層上硅SOI制備技術(shù)注氧隔離技術(shù)（SeparationbyImplantedOxygen，SIMOX）

此技術(shù)在普通圓片的層間注入氧離子經(jīng)超過1300℃高溫退火后形成隔離層。該方法有兩個關(guān)鍵步驟：高溫離子注入和后續(xù)超高溫退火。鍵合再減薄的BESOI技術(shù)（BondandEtchback）通過硅和二氧化硅鍵合(Bond)技術(shù)，兩個圓片能夠緊密鍵合在一起，并且在中間形成二氧化硅層充當絕緣層。這個過程分三步來完成。第一步是在室溫的環(huán)境下使一熱氧化圓片在另一非氧化圓片上鍵合；第二步是經(jīng)過退火增強兩個圓片的鍵合力度；第三步是通過研磨、拋光及腐蝕來減薄其中一個圓片直到所要求的厚度。第五十三頁，共六十六頁，2022年，8月28日鍵合技術(shù)工藝過程第五十四頁，共六十六頁，2022年，8月28日絕緣層上硅SOI制備技術(shù)注氫智能剝離技術(shù)（SmartCut）

1995年，MBruel利用鍵合和離子注入技術(shù)的優(yōu)點提出了智能剝離（Smart-Cut）技術(shù)。它是利用氫離子注入到硅片中，形成具有氣泡層的注氫片，與支撐硅片鍵合（兩個硅片中至少有一片的表面帶有熱氧化的SiO2

覆蓋層），經(jīng)適當?shù)臒崽幚硎棺淦瑥臍馀輰犹幫暾验_，形成SOI結(jié)構(gòu)。注氫智能剝離工藝過程第五十五頁，共六十六頁，2022年，8月28日絕緣層上硅SOI制備技術(shù)注氧隔離和鍵合的SimbondSOI技術(shù)利用氧離子注入產(chǎn)生的一個分布均勻的離子注入層，并在退火過程中形成二氧化硅絕緣層。此二氧化硅絕緣層用來充當化學(xué)腐蝕阻擋層，可對圓片在最終拋光前器件層的厚度及其均勻性有很好的控制。由于在此工藝中，表層硅的均勻性由氧離子注入工藝來控制，因此，頂層硅均勻性很好。同時，絕緣埋層的厚度可隨意調(diào)節(jié)。第五十六頁，共六十六頁，2022年，8月28日2.3.2柵結(jié)構(gòu)材料

包括柵絕緣介質(zhì)和柵電極材料。柵絕緣介質(zhì)：缺陷少、漏電流小、抗擊穿強度高、穩(wěn)定性好、與Si有良好的界面特性、界面態(tài)密度低。二氧化硅氮氧化硅高k材料可有效防止硼離子擴散、高介電常數(shù)、低漏電流密度、高抗老化擊穿特性增加介質(zhì)層物理厚度、減小隧穿電流如：Ta2O5、TiO2、（Sr，Ba）TiO3等第五十七頁，共六十六頁，2022年，8月28日柵電極材料：串聯(lián)電阻小，寄生效應(yīng)小。Al多晶硅Polycide/Salicide不能滿足高溫處理的要求電阻率高多晶硅/金屬硅化物（TiSi2、WSi2）第五十八頁，共六十六頁，2022年，8月28日2.3.3互連材料

用平面工藝制作的單個器件必須用導(dǎo)線相互連接起來，稱為互連。工藝（減法工藝）：首先去除接觸孔處的SiO2層以暴露硅，然后用PVD（物理氣相沉積）在表面沉積一層金屬實現(xiàn)互連。互連材料包括金屬導(dǎo)電材料和相配套的絕緣介質(zhì)材料。傳統(tǒng)的導(dǎo)電材料用鋁和鋁合金，絕緣材料用二氧化硅。然而，目前多層互連技術(shù)已成為VLSI和甚大規(guī)模集成電路（ULSI）制備工藝的重要組成部分。當前0.18μm高性能ULSI（例如CPU）已具有多達7

層的銅互連線。因此，尋求較低電阻率的金屬互連線材料和較低介電常數(shù)的絕緣材料已成為深亞微米和納米器件的一大研究方向。第五十九頁，共六十六頁，2022年，8月28日多層互連結(jié)構(gòu)集成度增加互連層數(shù)增加互連引線面積、電阻增大互連時延增加、信號衰減優(yōu)化互連布線設(shè)計采用新的互連材料第六十頁，共六十六頁，2022年，8月28日Cu優(yōu)點：（1）銅的電阻率為1.7μΩ/cm，鋁的電阻率