第4章集成電路器件工藝

集成電路設(shè)計Email:jianghuachen.sdu@163.comMobile/p>

陳江華2第四章 集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝2023/2/63第四章 集成電路器件工藝表4.12023/2/64圖4.1幾種IC工藝速度功耗區(qū)位圖2023/2/654.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3MOS工藝和相關(guān)的VLSI工藝4.4BiCMOS工藝2023/2/6

64.1.1

雙極性硅工藝

早期的雙極性硅工藝：NPN三極管1232023/2/67先進(jìn)的雙極性硅工藝：NPN三極管圖4.21.4256782023/2/68GaAs基同質(zhì)結(jié)雙極性晶體管并不具有令人滿意的性能4.1.2 HBT工藝2023/2/69AlGaAs/GaAs基異質(zhì)結(jié)雙極性晶體管(a)(b)圖4.3GaAsHBT的剖面圖(a)和能帶結(jié)構(gòu)(b)○○○B(yǎng)CE2023/2/610GaAs基HBTInP基HBTSi/SiGe的HBT2023/2/6114.2 MESFET和HEMT工藝

隨著III/V化合物特別是GaAs工藝的發(fā)展，以MESFET和HEMT為基本元件的集成電路技術(shù)也得到了很大發(fā)展。MESFET直接在外延襯底上形成，而HEMT有復(fù)雜得多的層狀結(jié)構(gòu)。盡管如此，它們可以通過一個相似的等效電路建立模型，并具有相似的性能。對于電路設(shè)計者而言，它們都屬于FET晶體管類型。

HEMT（HighElectronMobilityTransistor高電子遷移率晶體管）器件就是依靠二維電子氣來工作的。在HEMT器件中，二維電子氣是與勢壘層中的電離施主分離的，因此大大減少了散射效應(yīng)，提高了電子的遷移率，從而能夠制作高速電子器件。2023/2/6124.2

MESFET和HEMT工藝

GaAs工藝：MESFET圖4.4GaAsMESFET的基本器件結(jié)構(gòu)歐姆歐姆肖特基金鍺合金2023/2/613MESFET增強型和耗盡型減小柵長提高導(dǎo)電能力2023/2/614GaAs工藝：HEMT圖4.5簡單HEMT的層結(jié)構(gòu)

柵長的減小大量的可高速遷移的電子2023/2/615二維電子氣含義：是指電子沿垂直于表面方向的運動變得量子化，即它的能量只能取一系列的分立值；而平行于表面的運動仍是自由的，能量可以是任意值，即它的自由度為二維的。這樣一個薄的電子層稱為二維電子氣。例如金屬-氧化物-半導(dǎo)體結(jié)構(gòu)中的反型層和積累層，以及在兩種不同半導(dǎo)體形成的異質(zhì)結(jié)界面附近都會形成二維電子氣。2023/2/616GaAs工藝：HEMT工藝的三明治結(jié)構(gòu)圖4.6DPD-QW-HEMT的層結(jié)構(gòu)2023/2/617MainParametersofthe0.3mmGateLengthHEMTsHEMT-TypeParametersE-HEMTD-HEMTVth0.5V-0.7VIdsmax200mA/mm(Vgs=0.8V)180mA/mm(Vgs=0V)Gm500mS/mm400mS/mmRs0.6W·mm0.6W·mmfT45GHz40GHz表4.2:0.3m

柵長HEMT的典型參數(shù)值2023/2/618不同材料系統(tǒng)的研究GaAsInPSiGe2023/2/619與Si三極管相比，MESFET和HEMT的缺點為:跨導(dǎo)相對低;閾值電壓較敏感于有源層的垂直尺寸形狀和摻雜程度；驅(qū)動電流小閾值電壓變化大：由于跨導(dǎo)大，在整個晶圓上，BJT的閾值電壓變化只有幾毫伏，而MESFET，HEMT由于跨導(dǎo)小，要高十倍多。2023/2/6204.3MOS工藝和相關(guān)的VLSI工藝2023/2/621圖4.7MOS工藝的分類

2023/2/622認(rèn)識MOSFET線寬(Linewidth),特征尺寸(FeatureSize)指什么？2023/2/623MOS工藝的特征尺寸

(FeatureSize)特征尺寸:最小線寬最小柵長

圖4.82023/2/6244.3.1PMOS工藝

早期的鋁柵工藝1970年前，標(biāo)準(zhǔn)的MOS工藝是鋁柵P溝道。圖4.92023/2/625鋁柵PMOS工藝特點：l 鋁柵，柵長為20m。l N型襯底，p溝道。l 氧化層厚1500?。l 電源電壓為-12V。l 速度低，最小門延遲約為80100ns。l 集成度低，只能制作寄存器等中規(guī)模集成電路。2023/2/626Al柵MOS工藝缺點制造源、漏極與制造柵極采用兩次掩膜步驟不容易對齊。這好比彩色印刷中，各種顏色套印一樣，不容易對齊。若對不齊，彩色圖象就很難看。在MOS工藝中，不對齊的問題，不是圖案難看的問題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。2023/2/627Al柵MOS工藝的柵極位錯問題圖4.102023/2/628鋁柵重疊設(shè)計柵極做得長，同S、D重疊一部分圖4.112023/2/629鋁柵重疊設(shè)計的缺點l CGS、CGD都增大了。l 加長了柵極，增大了管子尺寸，集成度降低。2023/2/630克服Al柵MOS工藝缺點的根本方法將兩次MASK步驟合為一次。讓D，S和G三個區(qū)域一次成形。這種方法被稱為自對準(zhǔn)技術(shù)。2023/2/631自對準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝1970年，出現(xiàn)了硅柵工藝(采用了自對準(zhǔn)技術(shù)）。多晶硅Polysilicon，原是絕緣體，經(jīng)過重擴散，增加了載流子，可以變?yōu)閷?dǎo)體，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠保護(hù)，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時的多晶硅還是絕緣體，或非良導(dǎo)體。經(jīng)過擴散，雜質(zhì)不僅進(jìn)入硅中，形成了S和D，還進(jìn)入多晶硅，使它成為導(dǎo)電的柵極和柵極引線。2023/2/632標(biāo)準(zhǔn)硅柵PMOS工藝圖4.122023/2/633硅柵工藝的優(yōu)點：l 自對準(zhǔn)的，它無需重疊設(shè)計，減小了電容，提高了速度。l 無需重疊設(shè)計，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度。增加了電路的可靠性。2023/2/6344.3.2 NMOS工藝由于電子的遷移率e大于空穴的遷移率h，即有e2.5h,因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問題是NMOS工藝遇到了難關(guān)。所以,直到1972年突破了那些難關(guān)以后,MOS工藝才進(jìn)入了NMOS時代。2023/2/635了解NMOS工藝的意義目前CMOS工藝已在VLSI設(shè)計中占有壓倒一切的優(yōu)勢.但了解NMOS工藝仍具有幾方面的意義:CMOS工藝是在PMOS和NMOS工藝的基礎(chǔ)上發(fā)展起來的.從NMOS工藝開始討論對于學(xué)習(xí)CMOS工藝起到循序漸進(jìn)的作用.NMOS電路技術(shù)和設(shè)計方法可以相當(dāng)方便地移植到CMOSVLSI的設(shè)計.GaAs邏輯電路的形式和眾多電路的設(shè)計方法與NMOS工藝基本相同.2023/2/636增強型和耗盡性MOSFET

(EnhancementmodeanddepletionmodeMOSFET)FET（FieldEffectTransisitor）按襯底材料區(qū)分有Si,GaAs,InP按場形成結(jié)構(gòu)區(qū)分有 J/MOS/MES按載流子類型區(qū)分有 P/N按溝道形成方式區(qū)分有 E/D2023/2/637E-/D-NMOS和E-PMOS的電路符號圖4.13本課程常用符號本課程常用符號2023/2/638E-NMOS的結(jié)構(gòu)示意圖

(增強型VD=0V,Vgs=Vsb=0V)

圖4.14E-NMOS的結(jié)構(gòu)示意圖2023/2/639D-NMOS的結(jié)構(gòu)示意圖

(耗盡型

VD=0V,Vgs=Vsb=0V)圖4.14D-NMOS的結(jié)構(gòu)示意圖2023/2/640E-PMOS的結(jié)構(gòu)示意圖

(增強型

VD=0V,Vgs=Vsb=0V)圖4.14E-PMOS的結(jié)構(gòu)示意圖2023/2/641工作原理：在柵極電壓作用下，漏區(qū)和源區(qū)之間形成導(dǎo)電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導(dǎo)電溝道行進(jìn)到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導(dǎo)電溝道的導(dǎo)電能力，使漏極電流發(fā)生變化。E-NMOS工作原理圖2023/2/642E-NMOS工作原理圖Vgs>Vt，Vds=0VVgs>Vt，Vds<Vgs-VtVgs>Vt，Vds>Vgs-Vt圖4.15不同電壓情況下E-NMOS的溝道變化2023/2/643NMOS

工藝流程圖4.16NMOS工藝的基本流程

2023/2/644表4.3NMOS的掩膜和典型工藝流程2023/2/645圖4.17NMOS反相器電路圖和芯片剖面示意圖SDDS2023/2/6464.3.3CMOS工藝進(jìn)入80年代以來，CMOSIC以其近乎零的靜態(tài)功耗而顯示出優(yōu)于NMOS，而更適于制造VLSI電路，加上工藝技術(shù)的發(fā)展，致使CMOS技術(shù)成為當(dāng)前VLSI電路中應(yīng)用最廣泛的技術(shù)。CMOS工藝的標(biāo)記特性阱/金屬層數(shù)/特征尺寸2023/2/6471Poly-,P阱CMOS工藝流程圖4.18

2023/2/648典型1P2Mn阱CMOS工藝主要步驟2023/2/649圖4.18P阱CMOS芯片剖面示意圖2023/2/650圖4.19N阱CMOS芯片剖面示意圖2023/2/651圖4.20雙阱CMOS工藝

（1）

（2）

（3）

（4）

P阱注入N阱注入襯底準(zhǔn)備光刻P阱去光刻膠,生長SiO22023/2/652

（5）

（6）

（7）

（8）

生長Si3N4有源區(qū)場區(qū)注入形成厚氧多晶硅淀積2023/2/653

（9）

（10）

（11）

（l2）

N+注入P+注入表面生長SiO2薄膜接觸孔光刻2023/2/654

（13）

淀積鋁形成鋁連線2023/2/655CMOS的主要優(yōu)點是集成密度高而功耗低，工作頻率隨著工藝技術(shù)的改進(jìn)已接近TTL電路，但驅(qū)動能力尚不如雙極型器件，所以近來又出現(xiàn)了在IC內(nèi)部邏輯部分采用CMOS技術(shù)，而I/O緩沖及驅(qū)動部分使用雙極型技術(shù)的一種稱為BiCMOS的工藝技術(shù)。4.4BiCMOS工藝2023/2/656BiCMOS工藝技術(shù)大致可以分為兩類：分別是以CMOS工藝為基礎(chǔ)的BiCMOS工藝和以雙極工藝為基礎(chǔ)的BiCMOS工藝。一般來說，以CMOS工藝為基礎(chǔ)的BiCMOS工