第3章組合邏輯電路

第3章組合邏輯電路3.1SSI組合邏輯電路的分析3.2SSI組合邏輯電路的設計常用組合邏輯電路3.3編碼器3.4譯碼器3.5數(shù)據(jù)分配器和數(shù)據(jù)選擇器3.6數(shù)值比較電路3.7算數(shù)運算電路3.8奇偶校驗電路3.9組合邏輯電路的競爭與冒險2/6/20231東北大學信息學院數(shù)字電路的分類數(shù)字邏輯電路可分為兩大類：組合邏輯電路和時序邏輯電路組合邏輯電路：任意時刻的輸出，僅取決于該時刻的輸入，和過去輸入無關。時序邏輯電路：任意時刻的輸出，不僅取決于該時刻的輸入，還和過去輸入有關。2/6/20232東北大學信息學院組合電路框圖及一般表達式F1=f1(x1,x2,…xn)F2=f2(x1,x2,…xn)…Fm=fm(x1,x2,…xn)組合電路x1x2xnF1F2Fm圖3-1組合邏輯電路框圖輸入邏輯變量輸出邏輯函數(shù)2/6/20233東北大學信息學院3.1組合邏輯電路的分析

例1：已知邏輯圖，分析功能邏輯表達式：2/6/20234東北大學信息學院例1真值表：

ABC00000001010101101110100111011011000111012/6/20235東北大學信息學院例1功能：輸入奇數(shù)個1，輸出1，否則輸出0。奇校驗：檢查二進制碼的奇偶性用途：數(shù)字傳送不可避免出現(xiàn)差錯，一般錯一位，錯兩位的可能性很小，錯一位，就會改變奇偶性。在數(shù)字傳送的開始和結(jié)尾處各檢查一下奇偶性若相同，認為正確；若不同，認為傳送錯誤。2/6/20236東北大學信息學院3.1組合邏輯電路的分析總結(jié)：組合邏輯電路的分析：根據(jù)給定的邏輯電路推導歸納出其邏輯功能。分析步驟：2/6/20237東北大學信息學院例3-1試分析圖3-2所示電路的邏輯功能。解:

⑴由圖3-2寫出邏輯表達式2/6/20238東北大學信息學院⑵列出真值表A1

A0F0

F1

F2

F3000110111000010000100001表3-1例3-1真值表例3-12/6/20239東北大學信息學院說明有效電平為高電平，且由輸出狀態(tài)便知道輸入代碼值，此種功能稱為譯碼功能。⑶確定邏輯功能：由真值表看出例3-1A1

A0F0F1

F2F3000110111000010000100001表3-1例3-1真值表A1A0=00時，F(xiàn)0=1，其余為0A1A0=01時，F(xiàn)1=1，其余為0A1A0=10時，F(xiàn)2=1，其余為0A1A0=11時，F(xiàn)3=1，其余為02/6/202310東北大學信息學院若邏輯圖為圖3-3所示，則電路為低有效電平譯碼器。=A1A0=A1A0=A1A0=A1A0例3-1交互2/6/202311東北大學信息學院例3-2試分析圖3-4所示電路的邏輯功能解：⑴寫出邏輯表達式2/6/202312東北大學信息學院⑵列出真值表A1

A0F00011011D0D1D2D3例3-2⑶確定邏輯功能由表看出，A1A0=00時，F(xiàn)=D0；A1A0=01時，F(xiàn)=D1；A1A0=10時，F(xiàn)=D2；A1A0=11時，F(xiàn)=D3。電路具有選擇數(shù)據(jù)輸入功能。2/6/202313東北大學信息學院3.2組合邏輯電路的設計已知邏輯功能，設計一電路實現(xiàn)此邏輯功能，與分析過程相反設計步驟：2/6/202314東北大學信息學院3.2組合邏輯電路的設計問：邏輯表達式多樣，對應的邏輯圖也多樣，到底用哪種？答：一般原則：電路最簡單實用原則：器件種類和數(shù)目最少：經(jīng)濟性連線最少：可靠性2/6/202315東北大學信息學院例：三人表決器。少數(shù)服從多數(shù)的原則。判定提案是否通過。解：方案一：邏輯規(guī)定：設定三個輸入變量A，B，C；1為同意，0為反對輸出變量L；1為通過，0為不通過

例3-32/6/202316東北大學信息學院BCA000111101表決邏輯卡諾圖方案一000001111ABC表3-4例3-3真值表F00000101001110010111011100010111例3-32/6/202317東北大學信息學院例3-3ABBCCAF圖3-5方案一邏輯圖&&&&2/6/202318東北大學信息學院3.2組合邏輯電路的設計總結(jié)：邏輯表達式最簡，實現(xiàn)電路不一定最簡單、最經(jīng)濟。設計邏輯電路應以集成器件為基本單元，而不應以單個門為單元2/6/202319東北大學信息學院方案二：同意用0表示，不同意用1表示；通過用1表示，不通過用0表示。則列出真值表如表3-4’所示。例3-3ABCF00000101001110010111011111101000表3-4’例3-3真值表表決邏輯卡諾圖方案二BCA0001111010111100002/6/202320東北大學信息學院例3-3ABBCCAF圖3-6方案二邏輯圖&&&&2/6/202321東北大學信息學院例3.2某培訓班進行結(jié)業(yè)考試。有三名評判員，其中一名為主評判員，兩名為副評判員。在評判時，按照少數(shù)服從多數(shù)的原則，而且其中一名必須是主評判員，才可通過。試用與非門構(gòu)成的邏輯電路實現(xiàn)此評判規(guī)定。2/6/202322東北大學信息學院解：（1）設定三個輸入變量A，B，C。A表示主評判員；B和C表示副評判員1表示認為合格，0表示認為不合格。設定輸出變量為Z：Z=1表示考試通過；Z=0表示考試不通過。2/6/202323東北大學信息學院輸入

ABC輸出Z

0000

0010

0100

0110

1000

1011

1101

11112/6/202324東北大學信息學院1片與非門：器件種類與數(shù)目均少：簡單2/6/202325東北大學信息學院某工廠有A、B、C三個車間，各需電力10KW，由廠變電所的X，Y兩臺變壓器供電。其中X變壓器的功率為13KVA（千伏安），Y變壓器的功率為25KVA。為合理供電，需設計一個供電控制電路?？刂齐娐返妮敵鼋永^電器線圈。供電時線圈通電。不供電時線圈不通電。線圈動作電壓12V，線圈電阻300歐。例3-42/6/202326東北大學信息學院解：

⒈設A、B、C為輸入變量，X、Y為輸出邏輯函數(shù)。A、B、C工作用1表示，不工作用0表示；X，Y供電用1表示，不供電用0表示。則三個車間的工作情況及變壓器是否供電，列于表3-3中。(一個車間工作時，X供電，兩個車間工作時，由Y供電，三個車間同時工作時，X、Y同時供電)。

例3-42/6/202327東北大學信息學院

⒉寫邏輯函數(shù)表達式例3-40010100110010111000001010011100101110111XYABC表3-3例3-4真值表2/6/202328東北大學信息學院⒊化簡、變換例3-42/6/202329東北大學信息學院⒋畫邏輯圖由線圈動作電壓12V，線圈電阻300歐算得線圈動作時，流過線圈電流等于40mA，一般的邏輯門不可能帶40mA電流。為此，X、Y需經(jīng)集電極開路非門取反之后驅(qū)動線圈，邏輯圖如圖3-4示。例3-42/6/202330東北大學信息學院例3-4＆＆＆＆＆＆11=1=112V12VYXABC2/6/202331東北大學信息學院人類有四種基本血型—A、B、AB、O型。輸血者與受血者的血型必須符合下述原則：O型血可以輸給任意血型的人，但O型血只能接受O型血；AB型血只能輸給AB型，但AB型能接受所有血型；A型血能輸給A型和AB型，但只能接受A型或O型血；B型血能輸給B型和AB型，但只能接受B型或O型血。試用與非門設計一個檢驗輸血者與受血者血型是否符合上述規(guī)定的邏輯電路。如果輸血者與受血者的血型符合規(guī)定電路輸出“1”（提示：電路只需要四個輸入端。它們組成一組二進制代碼，每組代碼代表一對輸血—受血的血型對）。例3-52/6/202332東北大學信息學院解：用變量A、B、C、D表示輸血者、受血者的血型對作為輸入變量，用F表示血型是否符合作為輸出變量?？傻谜嬷当砣绫?-6所示。血型與二進制數(shù)對應關系O00A01B10AB11例3-52/6/202333東北大學信息學院ABCDF說明00000000000110111111O→OO→AO→BO→AB01010101000110110101A禁送OA→AA禁送BA→AB10101010000110110011B禁送OB禁送AB→BB→AB11111111000110110001AB禁送OAB禁送AAB禁送BAB→AB表3-6真值表A(01)B(10)

AB(11)O(00)

A(01)B(10)AB(11)O(00)例3-52/6/202334東北大學信息學院由真值表畫出卡諾圖如圖3-8所示。由卡諾圖得表達式如下：說明ABCD000111100001圖3-8輸血、受血卡諾圖111101101110000011012/6/202335東北大學信息學院例3-52/6/202336東北大學信息學院如何把一個具體問題抽象為一個邏輯問題是邏輯設計中最困難、也是最重要的一步。如果不能把一個具體問題正確地用邏輯語言進行描述，則邏輯設計就無從談起。說明2/6/202337東北大學信息學院設計一個判別二個n位二進制數(shù)之和奇偶性的電路，當二數(shù)之和為奇數(shù)時電路輸出為1，否則輸出為0。設：二數(shù)為A=an-1an-2...a1a0

B=bn-1bn-2...b1b0二個n位二進制數(shù)之和奇偶性取決于a0和b0之和的奇偶性。例2/6/202338東北大學信息學院011000011011

Fa0

b0真值表F=a0⊕b0=1Fa0b0真值表如下2/6/202339東北大學信息學院常用組合邏輯電路引子：與門、或門、與非門等屬于小規(guī)模集成組合邏輯電路本節(jié)：中規(guī)模

常用的組合邏輯電路有編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、加法器、比較器、算術邏輯單元等。本節(jié)著重介紹其功能和應用。2/6/202340東北大學信息學院編碼：把某一信息（輸入）變換為某一特定的代碼（輸出）比如：郵政編碼：十進制代碼表示城市、地區(qū)身份證號碼：十進制代碼表示人學號：十進制代碼表示學生代碼：數(shù)字系統(tǒng)中為一個n位二進制數(shù)編碼器：具有編碼功能的邏輯電路3.3編碼器2/6/202341東北大學信息學院⒈二進制編碼器二進制編碼器：用n位二進制代碼對N=2n個一般信號進行編碼的電路，稱為二進制編碼器。三位二進制編碼器交互2/6/202342東北大學信息學院三位二進制編碼器功能的真值表

0000010100111001011101110111111110111111110111111110111111110111111110111111110111111110A2

A1

A0輸出輸入三位二進制編碼器功能的真值表⒈二進制編碼器2/6/202343東北大學信息學院注意：輸入變量上面的非號并不代表反變量，而代表的是輸入低電平有效。編碼器的編碼是唯一的。即某一時刻，只能對一個輸入信號編碼。2/6/202344東北大學信息學院⒉二—十進制編碼器二—十進制編碼器：將十進制數(shù)的十個數(shù)字0—9編成二進制代碼的電路，稱為二—十進制編碼器。CMOS型二—十進制編碼器C3042/6/202345東北大學信息學院表達式:A3=8+9A2=4+5+6+7A1=2+3+6+7A0=1+3+5+7+9邏輯圖及表達式十進制數(shù)0是隱含輸入的。因為當1～9各輸入均無有效信號即無高電平輸入時，編碼器輸出A3A2A1A0為0000，恰好是0的編碼，故省去了0輸入線。2/6/202346東北大學信息學院真值表000100100011010001010110011110001001000000001000000010000000100000001000000010000000100000001000000010000000100000000123456789A3A2A1A0987654321輸出輸入十進制數(shù)2/6/202347東北大學信息學院1～9中任意時刻只允許有一個輸入為高電平信號，否則將在輸出端發(fā)生混亂，出現(xiàn)錯誤，為克服這一局限性，采用優(yōu)先編碼器。2/6/202348東北大學信息學院⒊優(yōu)先編碼器優(yōu)先編碼器允許在幾個輸入端同時加入有效輸入信號，但電路只對其中優(yōu)先級別最高的輸入信號進行編碼，而不理睬級別低的信號。2/6/202349東北大學信息學院邏輯圖2/6/202350東北大學信息學院10111111111100000000111111000001010011100101110111××××××××11111111×××××××0××××××01×××××011××××0111×××01111××011111×0111111011111111000000000SEA2A1A0I0I1I2I3I4I5I6

I7IS輸出輸入表3-974148的真值表⒊優(yōu)先編碼器2/6/202351東北大學信息學院（1）信息輸入低電平有效，編碼輸出反碼形式。（2）信息輸入優(yōu)先級別。（3）使能輸入端=H時，所有輸出全高，不工作；=L，編碼器正常工作。低電平有效。（4）第二行和最后一行的輸出相同，混淆，由狀態(tài)標志輸出E來區(qū)分。（5）S

用途：功能擴展，可與另一片同樣器件的連接，以便組成更多輸入端的優(yōu)先編碼器。2/6/202352東北大學信息學院74148的引腳圖及符號如圖所示：⒊優(yōu)先編碼器1234576GNDVCC8161514131210119

SE

A2

A1

A0I3

I2

I1

I0

I4

I5

I6

I7

Is

741482/6/202353東北大學信息學院例3-68線—3線優(yōu)先編碼器74148和與非門構(gòu)成的電路如圖所示。試說明該電路的邏輯功能。II741487I2I1I5I6I4I3I8I9&&11F0F3F1F2A0A1A2I0S74148和與非門構(gòu)成了10線-4線編碼器2/6/202354東北大學信息學院例3-6真值表000010011000011101100101010000110010000100001111111111×××××××××

0×××××××

×01×××××××011××××××0111×××××01111××××

011111×××

0111111××01111111×

0

1

1

1

1

11110

111111111F2

F2F1F0I2I3I4I5I6I7I8

I9I1輸出輸入I0

2/6/202355東北大學信息學院例3-7解：74148的輸出編碼為反碼形式，而題目要求輸出為原碼形式。根據(jù)題目要求需要兩片74148，設片⑴為低位片，片⑵為高位片。按著高位優(yōu)先的原則應首先允許高位片⑵進行編碼，試用兩片74148接成16線-4線優(yōu)先編碼器，輸出編碼為原碼形式。2/6/202356東北大學信息學院0111111111111111110000000000000000000011111110110111001011101010011000011101100101010000110010000100001111111111111111×××××××××××××××0××××××××××××××01×××××××××××××011××××××××××××0111×××××××××××01111××××××××××011111×××××××××0111111××××××××01111111×××××××011111111××××××0111111111×××××01111111111××××011111111111×××0111111111111××01111111111111×0111111111111110111111111111111SEA3

A2

A1

A0I0

I1

I2

I3

I4

I5

I6

I7

I8

I9

I10

I11

I12

I13

I14I15輸出輸入表3-10例3-7的真值表2/6/202357東北大學信息學院2/6/202358東北大學信息學院3.4譯碼器編碼：將具有特定意義的信息（如數(shù)字或字符），編成相應的二進制代碼。譯碼：譯碼是編碼的逆過程。即將輸入代碼“翻譯”成它所表示的信息進行輸出。實現(xiàn)譯碼操作的電路稱做譯碼器。2/6/202359東北大學信息學院3.4譯碼器⒈二進制譯碼器74138⒉二-十進制譯碼器⒊半導體數(shù)碼管和七段字型譯碼器2/6/202360東北大學信息學院⒈二進制譯碼器把二進制代碼的各種狀態(tài)，按照其原意翻譯成對應輸出信號的電路，叫做二進制譯碼器。二進制譯碼器中如果輸入代碼有n位，就有2n個輸出信號，每個輸出信號都對應了輸入代碼的一種狀態(tài)。這種譯碼器有時又稱做變量譯碼器，因為它可以譯出輸入變量的全部狀態(tài)。2/6/202361東北大學信息學院邏輯圖輸出端，低電平有效為三個控制端二進制代碼輸入端2/6/202362東北大學信息學院74138的表達式2/6/202363東北大學信息學院表3-1174138的真值表11111111111111110111111110111111110111111110111111110111111110111111110111111110××××××000001010011100101110111代碼輸入

0××11010101010101010使能輸入譯碼輸出F0F1F2F3F4F5F6F7A2A1A0S1S2+S32/6/202364東北大學信息學院74138譯碼器74138的符號圖及引腳圖如圖所示。1234576ABCS2S3GNDS1VccY0Y1Y2Y3Y5Y48161514131210119Y7Y6741382/6/202365東北大學信息學院例3-6試用74138譯碼器實現(xiàn)4線-16線譯碼器。解：74138只有三個代碼輸入端(或稱地址輸入端)。4線-16線譯碼器應有四個地址輸入端，設為A3A2A1A0。A2A1A0與單片74138的A2A1A0相接，選控制端作為A3輸入端。在A3=0和A3=1時應使低位片和高位片分別處于使能狀態(tài)。有兩種方案。2/6/202366東北大學信息學院例3-6試用74138譯碼器實現(xiàn)4線-16線譯碼器。解：方案一:+5VA0A1A2A3S2/6/202367東北大學信息學院方案一：具有使能端2/6/202368東北大學信息學院方案二：不帶控制端2/6/202369東北大學信息學院74138實現(xiàn)邏輯函數(shù)由于二進制譯碼器的每一個輸出均是輸入代碼的最小項函數(shù)。故可用二進制譯碼器實現(xiàn)邏輯函數(shù)。2/6/202370東北大學信息學院令A2=A，A1=B，A0=C，則例用74138實現(xiàn)邏輯函數(shù)F=∑(1，2，4，7)。2/6/202371東北大學信息學院例3.5用74138實現(xiàn)邏輯函數(shù)。解：畫卡諾圖，寫最小項表達式2/6/202372東北大學信息學院二-十進制譯碼器有很多種，其輸入為一組BCD碼，輸出是一組高、低電平信號。按其輸入、輸出線數(shù)又稱做4線-10線譯碼器。CMOS二-十進制譯碼器CC4028⒉二—十進制譯碼器2/6/202373東北大學信息學院CC4028的邏輯圖(參見P64圖3-18)F9F8F7F6F5F4F3F2F1F0&A3A2A1A0≥1≥1≥1≥1≥1≥1≥1&&&&&&&&&111111111111111111CC4028為兩級譯碼，第一級為下半部分，將輸入數(shù)據(jù)譯為七項第二級將下部七項分別組合譯碼輸出為十項2/6/202374東北大學信息學院CC4028的表達式

2/6/202375東北大學信息學院表3-12CC4028的真值表1000000000010000000000100000000001000000000010000000000100000000001000000000010000000000100000000001F0F1F2F3F4F5F6F7F8F9輸出0000000100100011010001010110011110001001A3A2A1A0輸入A3A2A1A0只能輸入8421碼。2/6/202376東北大學信息學院⒉二—十進制譯碼器二十進制譯碼器A0A1A2A3F0F1F2F3F4F5F6F7F8F9圖3-24CC4028的邏輯符號和外引腳圖18765432161591011121314F4VSSF2F0F7F9F5F6VDDF3F1F8A2A1A3A0CC40282/6/202377東北大學信息學院引子：許多場合需要把數(shù)字量直觀顯示出來，可供人們直接讀取測量或運算結(jié)果；也可用于監(jiān)視數(shù)字系統(tǒng)的工作情況。如：十字路口倒計時顯示病房呼叫顯示器2/6/202378東北大學信息學院2/6/202379東北大學信息學院⒊半導體數(shù)碼管和七段字型譯碼器數(shù)碼管即數(shù)碼顯示器：顯示數(shù)字、文字或符號的器件

。常用的數(shù)碼顯示器有半導體數(shù)碼管，熒光數(shù)碼管，輝光數(shù)碼管和液晶顯示器等。由于各種工作方式的顯示器件對譯碼器的要求各不相同，故需根據(jù)不同的顯示器件介紹其顯示譯碼器。本節(jié)只研究驅(qū)動七段發(fā)光二極管的顯示譯碼器，故首先介紹七段發(fā)光二極管的簡單顯示原理。2/6/202380東北大學信息學院半導體數(shù)碼管2/6/202381東北大學信息學院共陰：8個發(fā)光二極管的陰極相連作為公共端COM，接低電平；要想某段亮，就讓該段陽極接高電平，不亮的接低電平。（公共端高電位，段信號低電平有效）共陽：8個發(fā)光二極管的陽極相連作為公共端COM，接高電平；要想某段亮，就讓該段陰極接低電平，不亮的接高電平。（公共端低電位，段信號高電平有效）注意：一般發(fā)光二極管的導通電流3～10mA，太大會燒壞管子，所以不能直接高低電平，需要串聯(lián)限流電阻。2/6/202382東北大學信息學院過渡：回頭看病房呼叫顯示器：若使用七段顯示數(shù)碼管，則需要譯碼器將4位二進制編碼翻譯成7個信號來驅(qū)動數(shù)碼管——七段顯示譯碼器2/6/202383東北大學信息學院七段字型譯碼器2/6/202384東北大學信息學院0123456789滅燈滅零8顯示數(shù)字符號0000001100111100100100000110100110001001001100000000111100000000001100111111111111110000000abcdefg輸出11000011×000111×001011×001111×010011×010111×011011×011111×100011×10011××××××010000000×××××1LTRBIA3A2A1A0BI/RBO輸入表3-1374LS47功能表試燈輸入0×××××100000008滅燈輸入滅零輸出0011111111111111滅燈熄滅滅零輸入00000滅零2/6/202385東北大學信息學院問：7447是配合共陰還是共陽數(shù)碼管？答：7447是輸出低電平有效，低電平對應的段亮（譯碼器），所以輸出低電平有效配合共陽數(shù)碼管注意：輸出高電平有效的譯碼器與共陰數(shù)碼管配合輸出低電平有效的譯碼器與共陽數(shù)碼管配合——配套使用，不能亂用

2/6/202386東北大學信息學院當作為滅零輸出端使用時，本位滅零后輸出低電平。用于控制相鄰位是否應該滅零。圖中整數(shù)部分的個位和小數(shù)部分的十分位沒有使用滅零功能，當全部數(shù)據(jù)為零時則可保留顯示0.0，否則七位將會全部熄滅。

滅零輸出2/6/202387東北大學信息學院用輸出低電平有效的譯碼器驅(qū)動共陽極數(shù)碼管和用輸出高電平有效的譯碼器驅(qū)動共陰極數(shù)碼管的接線圖。圖中R為限流電阻。2/6/202388東北大學信息學院動畫2/6/202389東北大學信息學院3.5數(shù)據(jù)分配器和數(shù)據(jù)選擇器

⒈數(shù)據(jù)分配器⒉數(shù)據(jù)選擇器2/6/202390東北大學信息學院⒈數(shù)據(jù)分配器將一路數(shù)據(jù)根據(jù)需要送到多個不同的輸出通道上去。同一時間，只能輸出到一個通道中。數(shù)據(jù)分配器：實現(xiàn)數(shù)據(jù)分配功能的器件2/6/202391東北大學信息學院開關K受地址輸入A、B控制，將數(shù)據(jù)D分配到選定的通道中去。例如，AB=01時，將D送到W1通道。數(shù)據(jù)分配器的原理示意圖2/6/202392東北大學信息學院當A2A1A0=000時A2A1A0=001時A2A1A0=111時用三線-八線譯碼器74138實現(xiàn)八路數(shù)據(jù)分配器。例F0F1F2F3F4F5F6F774138S1S2S3A2A1A0A2A1A01D數(shù)據(jù)輸入原碼輸出(a)2/6/202393東北大學信息學院反碼輸出令S1=D，當A2A1A0=000時，

A2A1A0=001時，A2A1A0=111時，2/6/202394東北大學信息學院⒉數(shù)據(jù)選擇器

數(shù)據(jù)選擇器又叫多路開關，簡稱MUX(Multiplexer)。數(shù)據(jù)選擇器的邏輯功能是在地址選擇信號的控制下，從多路數(shù)據(jù)中選擇一路數(shù)據(jù)作為輸出信號。2/6/202395東北大學信息學院mi(i=0,1,2,3)是地址選擇信號A1和A0的四個最小項。每當A1和A0有一組確定取值時，F(xiàn)有相應的數(shù)據(jù)輸出。四選一數(shù)據(jù)選擇器由邏輯圖可列出數(shù)據(jù)選擇器的輸出函數(shù)表達式(在=0時選擇器工作)：動畫A1A0D0D1D2D3E四選一數(shù)據(jù)選擇器邏輯圖≥1F&111112/6/202396東北大學信息學院雙四選一數(shù)據(jù)選擇器74153的邏輯圖2/6/202397東北大學信息學院74153功能表EA1A0F11××0000D0001D1010D2011D32/6/202398東北大學信息學院74153的邏輯符號2/6/202399東北大學信息學院八選一數(shù)據(jù)選擇器74151八選一數(shù)據(jù)選擇器741512/6/2023100東北大學信息學院八選一數(shù)據(jù)選擇器74151表3-1674151的功能表1D0D1D2D3D4D5D6D70D0D1D2D3D4D5D6D7×01010101×00110011×00001111100000000FFA1A2A3E2/6/2023101東北大學信息學院用74153雙4選一構(gòu)成8選一數(shù)據(jù)選擇器2/6/2023102東北大學信息學院數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)2/6/2023103東北大學信息學院是A2A1A0構(gòu)成的最小項。當D＝1時，其對應的最小項在表達式中出現(xiàn)；當D＝0時，其對應的最小項在表達式中不出現(xiàn)。選擇器輸出為地址端構(gòu)成的最小項之和；邏輯函數(shù)為自變量構(gòu)成的最小項之和邏輯函數(shù)的自變量從地址輸入端進入，選擇器輸出端作為邏輯函數(shù)輸出。數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)2/6/2023104東北大學信息學院例：用74153實現(xiàn)邏輯函數(shù)解：自變量2個，即2個地址端，用半片74153即可實現(xiàn)。如何能使？數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù):代數(shù)比較法2/6/2023105東北大學信息學院選擇器實現(xiàn)邏輯函數(shù):代數(shù)比較法注意：自變量的高低位總結(jié)：選擇器實現(xiàn)邏輯函數(shù)的步驟將邏輯函數(shù)變化為最小項表達式，有n個自變量，就用2n選一

ST接0；自變量接控制輸入端；邏輯函數(shù)接數(shù)據(jù)輸出端表達式中出現(xiàn)的最小項，對應的數(shù)據(jù)輸入端接1；沒出現(xiàn)的，接02/6/2023106東北大學信息學院問：74153只能實現(xiàn)自變量個數(shù)為2的邏輯函數(shù)？答：還可實現(xiàn)自變量個數(shù)大于2的邏輯函數(shù)若實現(xiàn)的函數(shù)變量比所用的MUX地址變量個數(shù)多，仍可以用代數(shù)比較法!數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)2/6/2023107東北大學信息學院CD0D1D2A0A1D3FE∑(m1+m2+m4+m7)BA&2/6/2023108東北大學信息學院總結(jié)：當MUX地址變量為n，函數(shù)變量為n+1時，先從n+1個函數(shù)變量中選取其中的n個變量與地址變量一一對應，再將函數(shù)展開為這n個變量的最小項之和的形式，這時各最小項的系數(shù)可能是常量0或1，也可能是剩余變量的原變量或反變量。數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)2/6/2023109東北大學信息學院3.6數(shù)值比較電路功能：比較兩個二進制數(shù)的大小比較原理一位比較器四位比較器2/6/2023110東北大學信息學院比較原理比較兩個二進制數(shù)的大小要從最高位開始比較直至最低位。如對于A=A3A2A1A0和B=B3B2B1B0，若A3>B3，以下各位不必比較，就可判斷A>B，反之，若A3<B3，則A<B；若A3=B3，則比較A2和B2的關系，……直至最低位，從而可以確定A和B的關系；只有A和B各位都相等才有A=B。2/6/2023111東北大學信息學院一位比較器表3-19一位比較器真值表輸入輸出AiBi(Ai=Bi)(Ai<Bi)(Ai>Bi)01010110110000100001表達式：2/6/2023112東北大學信息學院(Ai=Bi)AiBi(Ai<Bi)(Ai>Bi)圖3-33一位比較器≥1&&&&11一位比較器邏輯圖2/6/2023113東北大學信息學院四位比較器中規(guī)模四位數(shù)值比較器CC14585(74LS85)的邏輯圖如圖3-34所示。2/6/2023114東北大學信息學院A3A2A1A0和B3B2B1B0為比較輸入；A>B、A<B、A=B為比較輸出；a>b、a<b、a=b為級聯(lián)輸入。2/6/2023115東北大學信息學院四位數(shù)值比較器7485的邏輯符號四位比較器(a<b)(a=b)(a>b)B0A0B1A1B2A2B3A3(A>B)(A=B)(A<B)(b)邏輯符號2/6/2023116東北大學信息學院表3-20四位數(shù)值比較器真值表①②③比較輸入級聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0(a>b)(a<b)(a=b)(A>B)(A<B)(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××

××A0>B0A0<B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001注：①只要兩數(shù)最高位不等，就可以判斷兩數(shù)大小。其余各位可以為任意值。2/6/2023117東北大學信息學院表3-20四位數(shù)值比較器真值表①②③比較輸入級聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0(a>b)(a<b)(a=b)(A>B)(A<B)(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××

××A0>B0A0<B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001②若高位相等，則需要比較低位。2/6/2023118東北大學信息學院表3-20四位數(shù)值比較器真值表①②③比較輸入級聯(lián)輸入輸出A3

B3A2

B2A1

B1A0

B0(a>b)(a<b)(a=b)(A>B)(A<B)(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2××××××××A1>B1A1<B1A1=B1A1=B1A1=B1A1=B1A1=B1××××××××××

××A0>B0A0<B0A0=B0A0=B0A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001③若A、B兩數(shù)各位均相等，輸出狀態(tài)取決于級聯(lián)輸入狀態(tài)。2/6/2023119東北大學信息學院級聯(lián)輸入端更低位的比較結(jié)果。當需要組成更多位數(shù)的數(shù)值比較器時，地位片的輸出比較結(jié)果接高位片的級聯(lián)輸入端。問：僅對4位數(shù)進行比較，級聯(lián)輸入端如何處理？答：應使級聯(lián)輸入端對比較不起作用。當A≠B時（功能表前8行），無關；但當A=B時（后3行），結(jié)果與級聯(lián)輸入端有關，此時應該讓輸出端A=B輸出1，其他輸出0，即最后1行，應該“a>b”＝0，“a<b”＝0，“a=b”＝1。

2/6/2023120東北大學信息學院八位二進制數(shù)比較時，若高四位相等，就得看低四位比較結(jié)果。用兩片74LS85比較八位數(shù)時，高四位的輸出就是八位數(shù)比較結(jié)果的輸出。低四位片輸出接到高四位片的級聯(lián)輸入，從而高四位相等時，高四位的輸出取決于級聯(lián)輸入—低四位的比較結(jié)果。四位比較器的級聯(lián)2/6/2023121東北大學信息學院A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(1)010兩片74LS85構(gòu)成的八位數(shù)值比較的邏輯圖A3A2A1A0B3B2B1B0A>BA<BA=Ba>ba=ba<b74LS85(2)四位比較器的級聯(lián)2/6/2023122東北大學信息學院例ABCDF1

F2

F30000000100100011010001010110011110001001101010111100100100100100100100010001001001001001001解：若把A、B、C、D看成二進制數(shù)，ABCD=0110時，F(xiàn)2=1；ABCD<0110時，F(xiàn)1=1；ABCD>0110時，F(xiàn)3=1；上述分析結(jié)果是ABCD與二進制0110比較得出的。0110試選用中規(guī)模集成電路實現(xiàn)左表所示電路。2/6/2023123東北大學信息學院a>ba<ba=bA3A2A1A0B3B2B1B0A>BA<BA=B74LS85+5VF3F2F1ABCD0110例子的邏輯圖2/6/2023124東北大學信息學院3.7算數(shù)運算電路⒈二進制加法電路⒉二進制減法電路⒊算術邏輯單元(ALU)2/6/2023125東北大學信息學院⒈二進制加法電路⑴半加和全加的概念⑵半加器（HalfAdder）⑶全加器（FullAdder）⑷加法器①串行加法器②并行加法器

串行進位并行加法器

超前進位并行加法器2/6/2023126東北大學信息學院⑴半加和全加的概念兩個n位二進制數(shù)相加，是從最低有效位開始相加，得到“和數(shù)”并傳送進位最后得到結(jié)果。最低位只有加數(shù)和被加數(shù)相加，稱為半加；其余各位是加數(shù)、被加數(shù)和相鄰低位的進位相加稱為全加。

2/6/2023127東北大學信息學院AiBiSiCi+10000011010101101半加器真值表AiBiSiCi+1(a)&=1Ci+1ΣAiBiSi(b)COCi+1HAAiBiSi(c)⑵半加器（HalfAdder）邏輯符號及真值表2/6/2023128東北大學信息學院Ai

Bi

Ci

0010100110010111000001010011100101110111Si

Ci+1

全加器真值表⑶全加器（FullAdder）的真值表AiBiCi0100011110AiBiCi01000111100000000011111111SiCi+12/6/2023129東北大學信息學院SiAiBiCiCi+1FA全加器慣用邏輯符號SiAiBiCiCi+1Σ全加器國標邏輯符號CICO全加器的邏輯符號和邏輯圖=1=1Ci+1SiAiBiCi全加器邏輯圖≥1&&2/6/2023130東北大學信息學院⑷加法器a串行進位加法器低位運算完成后，才能高位運算——串行進位優(yōu)點：電路結(jié)構(gòu)簡單；缺點：運算速度慢。最高位的運算，必須等到所有低位運算依次結(jié)束，送來進位信號之后才能進行。2/6/2023131東北大學信息學院b超前進位加法器和數(shù)信號與進位信號是同時產(chǎn)生的，不必逐級傳送。因而，提高了運算速度。優(yōu)點：速度快；缺點：電路復雜，犧牲了更多的器件以獲得快速度。

2/6/2023132東北大學信息學院超前進位加法器74LS2832/6/2023133東北大學信息學院例解：按照加法的規(guī)則，低四位的進位輸出CO應接高四位的進位輸入CI，而低四位的進位輸入應接0。兩片74283構(gòu)成八位二進制加法器A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283A3A2A1A0CIB3B2B1B0S3S2S1S0CO742830試用兩片74LS283構(gòu)成八位二進制數(shù)加法器。2/6/2023134東北大學信息學院⒉二進制減法電路在計算機中，常常用加法器實現(xiàn)減法運算。二進制正、負數(shù)表示方法不同，實現(xiàn)減法運算的電路也不同。二進制正、負數(shù)的表示方法原碼表示法補碼表示法2/6/2023135東北大學信息學院⒊算術邏輯單元（ALU）算術邏輯單元(ArithmeticLogicUnit，簡稱ALU)不僅能進行算術運算（如加減運算），而且能進行邏輯運算（與、與非、或、或非、異或、數(shù)碼比較等）。它是在全加器的基礎上，增加控制門和功能選擇控制端構(gòu)成的。算術邏輯單元輸入端輸入的二進制代碼，可以是參加運算的數(shù)據(jù)，也可以是代表特定含義的信息。由于其功能全面，在計算機和數(shù)字裝置中得到了廣泛的應用。2/6/2023136東北大學信息學院74181ALU中規(guī)模集成電路四位超前進位加法器基礎上發(fā)展起來，具有十六種邏輯運算功能和十六種算術運算功能。2/6/2023137東北大學信息學院F=A加1F=(A+B)加1F=(A+B)加1F=0F=A加AB加1F=(A+B)加AB加1F=A減BF=ABF=A加AB加1F=A加B加1F=(A+B)加AB加1F=ABF=A加A加1F=(A+B)加A加1F=(A+B)加A加1F=AC-1=0(有進位)C-1=1(無進位)F=AF=A+BF=A+BF=減1F=A